No presente trabalho é proposto um método para estabelecer um critério de falha da camada polimérica externa dos cabos umbilicais usados em operações offshore. O método proposta baseia-se na determinação do incremento da quantidade de água absorvida pela camada polimérica externa do cabo devido à deterioração provocada pelos carregamentos cíclicos e o envelhecimento originados pelo meio marinho. Este método propõe a realização de um ensaio de fadiga à tração uniaxial no polímero que compõe a camada externa do cabo. O teste é feito simulando as solicitações a que é submetida a camada externa do umbilical durante os ensaios de fadiga feitos, segundo a norma API 17E, durante o processo de homologação do cabo. Além disso, se propõe fazer um ensaio de envelhecimento artificial no polímero da camada externa simulando as condições de serviço do cabo no meio marinho. Com o fim de avaliar a influência dos carregamentos cíclicos e o os agentes do meio marinho nas propriedades do polímero, são feitos ensaios de absorção de água segundo a norma ASTM D 570, ensaios de tração segundo a norma ASTM D 638, ensaios de dureza segundo a norma ASTM D 2240 e observações num microscópio eletrônico de varredura. Finalmente a partir do incremento de massa sofrido pelo polímero no ensaio de absorção de água foi estimado o dano no material da camada externa do cabo. Os resultados obtidos no trabalho mostraram que os carregamentos cíclicos e o meio marinho aceleraram o processo de degradação da camada polimérica externa do umbilical demonstrando assim a eficiência do método proposto. / In the present work is proposed a method to establish a failure criterion of the polymeric external layer of umbilical cables used in offshore operations. The proposed method is based on the determination of the increment of the quantity of absorbed water by the polymeric external layer of the cable due to deterioration caused by cyclic loads and the aging process originated by the marine environment. The method proposes to carry out a uniaxial fatigue test on the polymer that composes the external layer of the cable. This test is made simulating the cyclical deformation that the external layer is submitted in the umbilical during the fatigue test done, according to the API 17E standard, during the process of cable homologation. It is also intended to make an artificial aging test in the polymeric external layer simulating the service conditions of the cable in the marine environment. In order to evaluate of the cyclical loads and the sea set aging influence on the properties of the polymer, carry out water absorption test according to the ASTM D 570 standard, traction test according to the ASTM D 638 standard, hardness test according to the ASTM D 2240 standard and observations in an scanning electron microscopy. Finally starting from the mass increment suffered by the polymer in the water absorption test it was estimated the damage in the external layer material of the cable. The results obtained in this work showed that the cyclical loads and marine environment accelerated the degradation process of polymeric external layer of umbilical cable demonstrating the efficiency of the proposed method.

Este trabalho trata do controle Markoviano aplicado a um robô manipulador visando obter um sistema tolerante a falhas. Os controladores H2, H&#8734, e H2/H&#8734 Markovianos são calculados e aplicados ao robô em diversas situações de operação. Os controladores obtidos mantiveram a estabilidade do sistema tanto em situações de operação normal, quanto em situações de falhas sucessivas. / This work deals with Markovian control applied to a robot manipulator, in an effort to obtain a fault tolerant system. The H2, H&#8734, and H2/H&#8734 controllers were calculated and applied to the robot in different operation situations. The obtained controllers guaranteed the stability of the system in both situations: normal operation, and successive faults operation.

A análise de falhas potenciais compreende o uso de técnicas sistemáticas (métodos) durante o Processo de Desenvolvimento de Produto (PDP) que utilizam conhecimentos tácitos de engenharia para prever possíveis falhas, tanto do projeto (design) do produto quanto de seu processo de fabricação, e propor ações que evitem a ocorrência dessas falhas. O problema prático que motiva a realização deste trabalho é a dificuldade enfrentada pelas empresas em alcançar plenamente todos os benefícios decorrentes da aplicação da análise de falhas potenciais. O exame do estado da arte indica que há diversos problemas e práticas propostas para minimizar esses problemas dispersos na literatura. Existem também empresas benchmark na aplicação de métodos de análise de falhas potenciais que podem ser estudadas para o levantamento de outras práticas. Assim, o trabalho tem como objetivo sistematizar os problemas e práticas presentes na literatura e práticas empregadas por uma empresa benchmark. A fim de atingir esse objetivo, são gerados dois resultados principais. O primeiro, alcançado por meio de uma Revisão Bibliográfica Sistemática, é o agrupamento dos problemas e das práticas de análise de falhas potenciais presentes na literatura em categorias. Os 37 problemas encontrados foram agrupados em: Definição do risco, Recursos, Integração PDP, Temporal, Cultura organizacional, Gestão de informações, Procedimentos e Comportamental; e as 161 práticas em Abordagem, Ferramenta, Framework, Método, Software e Diretriz. O segundo resultado, obtido a partir de um estudo de caso, são práticas empregadas por uma empresa que é referência na aplicação dos métodos de análise de falhas potenciais FMEA (Failure Mode and Effects Analysis) e DRBFM (Design Review Based on Failure Mode). Os resultados do estudo de caso sugerem que o sucesso da execução dos métodos FMEA e DRBFM, na unidade de negócio caso, deve-se à combinação de provisão de recursos, trabalho em equipe multidisciplinar, formação de competências (treinamento), definição de procedimentos, aplicação integrada com outros métodos/ferramentas do PDP, e, sobretudo, não considerar a aplicação como atividade pro forma. Os conhecimentos gerados nesse trabalho podem contribuir para auxiliar as empresas a alcançarem os benefícios da aplicação de métodos de análise de falhas potenciais no processo de desenvolvimento de produtos. / The potential failure analysis is the application of systematic techniques (methods) in the process of New Product Development (NPD) that make the use of tacit engineering knowledge to predict possible design and manufacturing process failures and to define countermeasures. The practical problem which motivates the accomplishment of this research is the challenge companies face in achieving the full benefits that can be yield with the application of methods of potential failure analysis. The status of the research carried out in the field shows that there are many problems related to that challenge and practices proposed to mitigate these problems, dispersed in the literature. Notwithstanding the practices later cited, benchmark companies in applying methods of potential failure analysis can be investigated for discovering more practices. The goal of this study is to systematize both the problems and practices reported in the literature and the practices adopted by a benchmark company. In meeting that goal, this research delivered two main outcomes. First, through a Systematic Literature Review, is the sorting of the problems and practices cited in the literature. The 37 problems found were categorised in the classes: Definition of risk, Resources, NPD integration, Moment, Organizational culture, Information management, Procedures and Behavioural; and the 161 practices in Approach, Tool, Framework, Method, Software and Guideline. The second outcome, accomplished through a case study, is a set of practices employed by a company which is reference in applying the FMEA (Failure Mode and Effects Analysis) e DRBFM (Design Review Based on Failure Mode) methods. The findings suggest that the successful execution of the FMEA and DRBFM methods, in the business unit case, is due to a combination of provision of resources, employing multi-disciplinary teams, training, defining and documenting the process of application, integrating the application of these methods with others NPD methods/tools, and, mainly, not considering the application a perfunctory task. It is believed that the knowledge resulted from this research might assist companies to get benefits from the methods of potential failure analysis applied into the process of new product development.

Made available in DSpace on 2015-04-14T13:56:12Z (GMT). No. of bitstreams: 1 407189.pdf: 10947559 bytes, checksum: 226c6d99586bd813d912db1bc9d505c2 (MD5) Previous issue date: 2005-01-26 / Nos ?ltimos anos, o crescente aumento do n?mero de aplica??es cr?ticas baseadas em sistemas eletr?nicos, intensificou a pesquisa sobre t?cnicas de toler?ncia ? falhas. Durante o per?odo de funcionamento destes sistemas, a probabilidade de ocorrerem falhas transientes e permanentes devido ? presen?a de interfer?ncias dos mais variados tipos ? bastante grande. Dentre as falhas mais freq?entes, salientam-se as falhas que corrompem os dados e as falhas que alteram o fluxo de controle do processador que executa a aplica??o. Assim, a utiliza??o de t?cnicas capazes de detectarem estes tipos de falhas evita que as mesmas se propaguem pelo sistema e acabem gerando sa?das incorretas. Basicamente, estas t?cnicas s?o classificadas em dois grandes grupos: solu??es baseadas em software e solu??es baseadas em hardware. Neste contexto, o objetivo principal deste trabalho ? especificar e implementar uma solu??o h?brida, parte em software e parte em hardware, capaz de detectar em tempo de execu??o eventuais falhas em dados e no fluxo de controle do algoritmo. Esta solu??o baseia-se nas t?cnicas propostas em (REBAUDENGO, 2004) e (GOLOUBEVA, 2003) e implementa parte de suas regras de transforma??o de c?digo via software e parte via hardware. Assim, informa??es redundantes s?o agregadas ao c?digo da aplica??o e testes de consist?ncia s?o implementados via hardware. Em resumo, este trabalho prop?e o desenvolvimento de um n?cleo I-IP (infrastructure intellectual property), tal como um watchdog, para executar os testes de consist?ncia concorrentemente ? execu??o da aplica??o. Para isto, tr?s vers?es diferentes do I-IP foram implementadas em linguagem de descri??o de hardware (VHDL) e avaliadas atrav?s de experimentos de inje??o de falhas. A primeira vers?o implementada prov? a detec??o de falhas em dados e, como todo prot?tipo, este tamb?m apresenta algumas restri??es e limita??es. A segunda vers?o tamb?m detecta falhas em dados, entretanto, supera todos os problemas da vers?o anterior. A terceira vers?o do I-IP agrega ? vers?o anterior a capacidade de detectar falhas de fluxo de controle. Finalmente, ap?s a implementa??o das vers?es anteriores, foi especificada uma quarta vers?o que agrega confiabilidade e robustez ao I-IP desenvolvido atrav?s da utiliza??o de algumas t?cnicas de toler?ncia a falhas e da especifica??o de um auto-teste funcional. Os resultados obtidos a partir da avalia??o das vers?es do I-IP garantem que a metodologia proposta neste trabalho ? bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas solu??es baseadas em software propostas na literatura, ou seja, degrada??o de desempenho e maior consumo de mem?ria. Finalmente, cabe mencionar que esta disserta??o ? o resultado parcial de atividades que fazem parte do escopo do Projeto Alfa (#AML/B7-311-97/0666/II-0086-FI) mantido entre os Grupos SiSC PUCRS (Brasil) e CAD Politecnico di Torino (It?lia) no per?odo de 2002-2005.

Made available in DSpace on 2015-04-14T13:56:13Z (GMT). No. of bitstreams: 1 385283.pdf: 3365473 bytes, checksum: 6d08f2f5bffa95bda247cae13c41e5d7 (MD5) Previous issue date: 2006-08-29 / Nos ?ltimos anos, o crescente aumento do n?mero de aplica??es cr?ticas envolvendo sistemas de tempo real aliado ao aumento da densidade dos circuitos integrados e a redu??o progressiva da tens?o de alimenta??o, tornou os sistemas embarcados cada vez mais suscept?veis ? ocorr?ncia de falhas transientes. T?cnicas que exploram o aumento da robustez de sistemas em componentes integrados (SoC) atrav?s do aumento do ciclo de trabalho do sinal de rel?gio gerado por um bloco PLL para acomodar eventuais atrasos indesejados da l?gica [1] s?o poss?veis solu??es para aumentar a confiabilidade de sistemas eletr?nicos. Diz-se que estes sistemas utilizam t?cnicas de error avoidance. Outras t?cnicas cujo objetivo n?o ? o de evitar falhas, mas sim o de detect?-las, s?o ditas t?cnicas de error detection. Este trabalho aborda esse segundo tipo de t?cnica para aumentar a confiabilidade de sistemas eletr?nicos; ou seja, aborda o desenvolvimento de t?cnicas que realizam a detec??o de erros em tempo de execu??o do sistema. Sistemas de tempo real n?o dependem somente do resultado l?gico de computa??o, mas tamb?m no tempo em que os resultados s?o produzidos. Neste cen?rio, diversas tarefas s?o executadas e o escalonamento destas em fun??o de restri??es temporais ? um tema de grande import?ncia. Durante o funcionamento destes sistemas em ambientes expostos ? interfer?ncia eletromagn?tica (EMI), existe a enorme probabilidade de ocorrerem falhas transientes. Assim, a utiliza??o de t?cnicas capazes de detectar erros evita que dados err?neos se propaguem pelo sistema at? atingir as sa?das e portanto, produzindo um defeito e/ou comprometendo a caracter?stica temporal do sistema. Basicamente, as t?cnicas de detec??o s?o classificadas em duas categorias: solu??es baseadas em software e solu??es baseadas em hardware. Neste contexto, o objetivo principal deste trabalho ? especificar e implementar uma solu??o baseada em software (descrito em linguagem C e inserida no n?cleo do Sistema Operacional de Tempo Real - RTOS) ou baseada em hardware (descrito em linguagem VHDL e conectada no barramento do processador) capaz de detectar em tempo de execu??o eventuais erros devido a falhas ocorridas no sistema. As falhas consideradas neste trabalho s?o aquelas que afetam a execu??o correta do fluxo de controle do programa. A solu??o proposta ? inovadora no sentido de se ter como alvo sistemas SoC com RTOS multitarefa em ambiente preemptivo. A solu??o proposta associa a estes sistemas, t?cnicas h?bridas de detec??o de erros: baseadas em software (YACCA [2,3]) e em hardware (WDT [4,5], OSLC [6,7] e SEIS [8,9,10]). Diferentes vers?es do sistema proposto foram implementadas. Em seguida, foram validadas em um ambiente de interfer?ncia eletromagn?tica (EMI) segundo a norma IEC 62132-2 [11] que define regras para os testes de circuitos integrados expostos ? EMI irradiada. A an?lise dos resultados obtidos demonstra que a metodologia proposta ? bastante eficiente, pois apresenta uma alta cobertura de falhas e supera os principais problemas presentes nas solu??es propostas na literatura. Ou seja, associa uma menor degrada??o de desempenho com um menor consumo de mem?ria e uma maior cobertura de falhas.

Made available in DSpace on 2015-04-14T13:56:21Z (GMT). No. of bitstreams: 1 434259.pdf: 861644 bytes, checksum: a1d7d01d86f05de127324b3bd5e5c832 (MD5) Previous issue date: 2009-08-31 / O aumento do n?mero de sistemas computacionais embarcados sendo utilizados em diversos segmentos de nossa sociedade, de simples bens de consumo at? aplica??es cr?ticas, intensificou o desenvolvimento de novas metodologias de teste e t?cnicas de toler?ncia a falhas capazes de garantir o grau de confiabilidade esperado os mesmos. A inje??o de falhas representa uma solu??o extremamente eficaz de avaliar metodologias de teste e t?cnicas de toler?ncia a falhas presentes em circuitos integrados complexos, tais como Systems-on-Chip (SoCs). Este trabalho prop?e uma nova plataforma de inje??o de falhas que combina conceitos relacionados a t?cnicas de inje??o de falhas baseadas em hardware e em simula??o. Esta nova plataforma proposta ? capaz de injetar diferentes tipos de falhas nos barramentos presentes em diversos componentes funcionais de um SoC descrito em VHDL. O uso de sabotadores controlados por um gerenciador de inje??o de falhas instanciado no mesmo FPGA que o sistema a ser avaliado ? capaz de prover uma alta controlabilidade aliada a baixa intrusividade e uma grande gama de modelos de falhas. Al?m disso, ? importante salientar que a plataforma proposta representa uma solu??o f?cil no que diz respeito ? configura??o e automa??o de experimentos de inje??o de falhas.

Made available in DSpace on 2015-04-14T13:56:25Z (GMT). No. of bitstreams: 1 443096.pdf: 6133830 bytes, checksum: 908c7fe6bab5b7e729af71ec9803c982 (MD5) Previous issue date: 2012-03-30 / The world we live today is very dependent of the technology advance and the Systemson- Chip (SoC) are one of the most important actors of this advance. As a consequence, the Moore's law has been outperformed due to this strong demand on the SoCs for growth, so that new silicon technologies has emerged along with new fault models that decreased the reliability of these devices. SoCs built using Very Deep Sub-Micron technology have a great number of interconnections, increasing the occurrence of Resistive-Open defects that occur on these interconnections up to the point where Resistive-Open defects have become the most important responsible for defective SoCs escaping the manufacturing tests. According to SIA Roadmap's projection, the area consumed by the SRAM on the SoC will be around 95% of the available area, knowing these memory have a great number of interconnections there is also a great probability of occurring Resistive-Open defects on the SRAM circuits which will compromise the overall SoC reliability. When found on SRAMs cells, these defects are able to cause dynamic and static functional faults according to its size, where static faults are sensitized by performing only one operation at the SRAM cell, while dynamic are sensitized by two or more operations. The most common manufacturing tests used to detect defective SoCs are today unable to detect dynamic faults caused by weak Resistive-Open defects. March test performs access on the memory with the intention of sensitizing the faults and detect them as consequence. Due to the higher number of operations necessary to sensitize dynamics faults, this test is not able to detect them properly. Another test is the Iddq test, which is able to detect the presence of defects by monitoring the overall current consumption of a SoC while it's being excited by a known vector of data on its inputs. The consumed current is compared to thresholds or to another similar device that is being excited on the same way. Iddq test is not able to distinguish the variations on current caused by process variations or defects presence. There is an other type of test using On-Chip Current Sensors (OCCS) with March tests that performs current monitoring on the circuits of the SoC and compare them with a threshold in order to set a ag when the monitored current gets higher or lower than a con gured thresholds. Because the mentioned test uses threshold, it is not able to detect Resistive-Open defects that could happen in any node, with any size, in the SRAM cell performing any operation. In this scenario the current consumption could be higher or lower than the defectless current consumption of a cell, making impossible to detect defects using thresholds. By all that, the objective of this dissertation is to propose a defect detection technique able to overcome the three mentioned limitations of preview explained tests. For that, OCCS are along with March test, but a Neighborhood Comparator Logic (NCL) has been included with the objective to perform the detections itself, removing from the OCCS the mission of nding defects. Now the OCCS is only responsible in converting the monitored current consumption signal to a one bit PWM digital signal. In this form, no threshold will be required because the NCL will obtain the reference of the correct current consumption (behavior reference) within the SRAM circuits, by comparing the neighboring cells and adopting the most common behavior as the reference one, so that it will detect those cells that behave di erently from the reference as defective ones. The neighborhood's cells are excited in a parallel form by the test processor, which performs a March test algorithm. The NCL, the OCCS and the March test, together, compose the proposed Resistive-Open detection technique, which has been validated on this work. As result, the proposed technique has shown being able to detect all of the 10 million defective cells of a 1Gbit SRAM containing the hardest defect to detect (small ones). No defective cell has escaped the simulated test and there was only 294,890 good cells being wasted, which represents 0.029% of the simulated SRAM cells. All of that, by costing only the equivalent to the area of 56 SRAM cells per monitored column and a manufacturing test that performs 5 operations per line of the SRAM. / O mundo de hoje ? cada vez mais dependente dos avan?os tecnol?gicos sendo os sistemas em chip (SoC, do ingl?s System-on-Chip) um dos principais alicerces desse avan?o. Para tanto que a lei de Moore, que previu que a capacidade computacional dos SoCs dobraria a cada ano, j? foi ultrapassada. Devido a essa forte demanda por crescimento novas tecnologias surgiram e junto novos modelos de falhas passaram a afetar a con abilidade dos SoCs. Os SoCs produzidos nas tecnologias mais avan?adas (VDSM - Very Deep Sub-Micron), devido a sua alta integra??o de transistores em uma ?rea pequena, passaram a apresentar um grande n?mero de interconex?es fazendo com que os defeitos do tipo Resistive-Open, que ocorrem nessas interconex?es, se tornassem os maiores respons?veis por SoCs com defeitos escaparem os testes de manufaturas. Ainda, segundo proje??es da SIA Roadmap, a ?rea consumida pela SRAM ser? em torno de 95% da ?rea utilizada por um SoC. E sabendo que essas mem?rias possuem in?meras interconex?es, existe uma grande probabilidade de ocorrer defeitos do tipo Resistive-Open em seus circuitos. Esses defeitos s?o capazes de causar falhas funcionais do tipo est?ticas ou din?micas, de acordo com a sua intensidade. As falhas est?ticas s?o sensibilizadas com apenas uma opera??o e as din?micas necessitam de duas ou mais opera??es para que sejam sensibilizadas. Os testes de manufatura mais utilizados para aferir a sa?de dos SoCs durante o processo de manufatura s?o hoje ine cientes frente aos defeitos do tipo Resistive-Open. O mais comum deles ? o March Test, que efetua opera??es de escrita e leitura na mem?ria com o objetivo de sensibilizar falhas e por m detect?-las, entretanto ? ine ciente para detectar as falhas do tipo din?micas porque ? necess?rio efetuar mais opera??es que o tempo dispon?vel permite para que essas falhas sejam sensibilizadas. Outro teste utilizado durante a manufatura chama-se teste de corrente quiescente (teste de Iddq), este monitora a corrente consumida do SoC como um todo durante a inje??o de vetores nos sinais de entrada, o consumo de corrente do chip ? comparado com limiares ou outro chip id?ntico sob o mesmo teste para detectar defeitos, entretanto n?o ? poss?vel distinguir entre varia??es inseridas, nos sinais monitorados, pelos defeitos ou pelos corners, que s?o varia??es nas caracter?sticas dos transistores fruto do processo de manufatura. E, por m, o ?ltimo teste que ? apresentado ? uma mistura dos dois testes anteriores, utiliza sensores de correntes e algoritmos de opera??es como em March Test onde que o defeito ? detectado pelos sensores de corrente embutidos quando a corrente monitorada ultrapassa dado limiar, embora esse teste tenha condi??es de detectar defeitos que causam falhas din?micas e de n?o sofrerem in u?ncia dos corners, ele ? ine caz ao detectar defeitos do tipo Resistive-Open que possam ocorrer em qualquer local, com qualquer tamanho de imped?ncia em uma SRAM executando qualquer opera??o, porque os defeitos do tipo Resistive-Open ora aumentam o consumo de corrente e ora o diminui de acordo com essas tr?s caracter?sticas citadas. Compara??es por limiares n?o t?m condi??es de contornar esta di culdade. Com tudo isso, o objetivo desta disserta??o de mestrado ? propor uma t?cnica de detec ??o de defeitos que seja capaz de vencer as tr?s limita??es dos testes convencionais de manufatura apontadas. Para a tarefa, sensores de corrente s?o utilizados associadamente com March Test, entretanto com o acr?scimo de uma L?gica Comparadora de Vizinhan?a (LCV) que tomar? para si a fun??o de detectar defeitos, deixando os sensores apenas encarregados em transformar a corrente anal?gica em um sinal digital e que tem a capacidade de eliminar a necessidade do uso de limiares, junto com as demais limita??es apontadas. A LCV monitora o comportamento de uma vizinhan?a c?lulas e, comparando-os entre si, acusa aquela ou aquelas c?lulas que se comportarem diferentemente das suas vizinhas como defeituosas, desta maneira a refer?ncia de comportamento correto ? obtida da pr?- pria vizinhan?a durante a execu??o do teste de manufatura, eliminando a necessidade de conhecimento pr?vio do tipo de dist?rbio causado pelos defeitos do tipo Resistive-Open, trazendo facilidade na hora de projetar o sistema de detec??o de defeitos e adicionado o poder de detectar qualquer defeito que gere altera??es no sinal de corrente consumida das c?lulas da SRAM. Neste contexto, o sensor de corrente tem apenas a fun??o de gerar o sinal digital, que ? de 1 bit para cada sinal monitorado (V dd e Gnd) e modulado em largura de pulso (PWM), assim a LCV tamb?m tem sua complexidade diminu?da, pois ? constitu?da por apenas portas l?gicas. A LCV e os sensores de corrente s?o utilizados durante o teste de manufatura, as compara??es que ocorrem na vizinhan?a s?o efetuadas paralelamente nas c?lulas da mem ?ria, ent?o o teste de manufatura necessita efetuar opera??es de acesso para excitar semelhantemente todas as c?lulas que participam da mesma vizinhan?a. O March Test ? um teste que efetua opera??es desta natureza e, portanto, ? utilizado para controlar a execu??o do teste e recolher os dados proveniente da LCV, que cont?m o resultado da detec??o efetuada em cada vizinhan?a. A LCV, o sensor de corrente e o March Test juntos comp?em a t?cnica de detec??o de defeitos proposta nesta disserta??o, e foram validados quanto as suas fun??es para comprovar que operam como projetados. Por m, a t?cnica proposta se mostrou capaz de detectar as 10 milh?es de c?lulas defeituosas (com o defeito mais dif?cil de detectar que causa falha funcional din?mica) em uma SRAM de 1Gbit, sem deixar passar nenhuma c?lula defeituosa pelo teste de manufatura, junto a isso, 294.890 c?lulas boas foram desperdi?adas, isto-?, foram dadas como defeituosas enquanto n?o tinham defeitos, o que representa apenas 0,029% de desperd?cio. Tudo isso, ao custo de ?rea equivalente a ?rea consumida por 56 c?lulas de mem?ria, por coluna monitorada, e ao custo de um teste de manufatura que executa apenas 5 opera??es em cada linha da SRAM.

Made available in DSpace on 2015-04-14T13:56:26Z (GMT). No. of bitstreams: 1 444651.pdf: 12436643 bytes, checksum: 55eac64fc740807199185f2d82272612 (MD5) Previous issue date: 2010-08-27 / Nowadays, it is possible to observe a growing number of embedded systems in applications ranging from simple consumer to safety critical uses. To cope with the actual situation, new test methodologies, fault tolerance techniques, as well as new paradigms that are capable of guaranteeing the robustness and reliability of the systems, have been developed. Therefore, it can be said that robustness and reliability represent two of the most important challenges for the design of integrated circuits and systems. Further, it is important to highlight that the environment hostility where embedded systems can be found has significantly increased due to different types of interference caused by several kind of sources. In this context, Electromagnetic Interference (EMI), that can interfere or degrade the proper behavior of the circuit, represents one of the principal problems when aiming for reliable and robust embedded systems. Therefore, it is necessary to introduce design techniques directly aimed to achieve Electromagnetic Compatibility (EMC), thus eliminating or reducing the effects of EMI to acceptable levels. This work proposes a new hardware-based fault injection platform able to inject Power Supply Disturbances (PSD) into integrated circuits and systems according to the IEC 61000-4-29 normative. The developed platform can be used as a support mechanism during the development of PSD-tolerant embedded systems. Moreover, it is important to note that the new fault injection platform represents a viable and easy-to-configure alternative that can be used to evaluate the robustness and reliability of embedded systems. / O crescente n?mero de sistemas computacionais embarcados nos mais diversos segmentos de nossa sociedade, desde simples bens de consumo at? aplica??es cr?ticas, intensificou o desenvolvimento de novas metodologias de teste, de t?cnicas de toler?ncia a falhas, bem como de novos paradigmas de implementa??o, capazes de garantirem a confiabilidade e a robustez desejada para os mesmos. Assim, caracter?sticas como confiabilidade e robustez de circuitos integrados e sistemas representam dois dos mais importantes desafios no projeto dos mesmos. Sistemas computacionais embarcados encontram-se inseridos em ambientes cada vez mais hostis devido a diferentes tipos de interfer?ncia gerados pelas mais variadas fontes. Neste contexto, a interfer?ncia eletromagn?tica (Electromagnetic Interference - EMI) representa um dos mais cr?ticos problemas no que diz respeito a confiabilidade e robustez em circuitos integrados e sistemas, podendo comprometer ou degradar o funcionamento dos mesmos. Assim, para eliminar ou reduzir esses efeitos ? n?veis aceit?veis, ? necess?rio introduzir o uso de t?cnicas de projeto visando ? compatibilidade eletromagn?tica (Electromagnetic Compatibility - EMC). Este trabalho prop?e uma nova plataforma de inje??o de falhas baseada em hardware, capaz de injetar ru?do eletromagn?tico conduzido nas linhas de alimenta??o (Power Supply Disturbances PSD) de circuitos integrados e sistemas de acordo com a norma IEC 61000-4-29. Desta forma, a plataforma desenvolvida serve como mecanismo de suporte ao desenvolvimento de circuitos e sistemas tolerantes ao ru?do eletromagn?tico conduzido, representando uma alternativa vi?vel para a avalia??o da confiabilidade e robustez de sistemas embarcados.

A crescente capacidade de computação dos componentes multiprocessados como processadores e unidades de processamento gráfico oferecem novas oportunidades para os campos de pesquisa relacionados computação embarcada e de alto desempenho (do inglês, high-performance computing). A crescente capacidade de computação progressivamente dos sistemas baseados em multicores permite executar eficientemente aplicações complexas com menor consumo de energia em comparação com soluções tradicionais de núcleo único. Essa eficiência e a crescente complexidade das cargas de trabalho das aplicações incentivam a indústria a integrar mais e mais componentes de processamento no mesmo sistema. O número de componentes de processamento empregados em sistemas grande escala já ultrapassa um milhão de núcleos, enquanto as plataformas embarcadas de 1000 núcleos estão disponíveis comercialmente. Além do enorme número de núcleos, a crescente capacidade de processamento, bem como o número de elementos de memória interna (por exemplo, registradores, memória RAM) inerentes às arquiteturas de processadores emergentes, está tornando os sistemas em grande escala mais vulneráveis a erros transientes e permanentes. Além disso, para atender aos novos requisitos de desempenho e energia, os processadores geralmente executam com frequências de relógio agressivos e múltiplos domínios de tensão, aumentando sua susceptibilidade à erros transientes, como os causados por efeitos de radiação. A ocorrência de erros transientes pode causar falhas críticas no comportamento do sistema, o que pode acarretar em perdas de vidas financeiras ou humanas. Embora tenha sido observada uma taxa de 280 erros transientes por dia durante o voo de uma nave espacial, os sistemas de processamento que trabalham à nível do solo devem experimentar pelo menos um erro transiente por dia em um futuro próximo. A susceptibilidade crescente de sistemas multicore à erros transientes necessariamente exige novas ferramentas para avaliar a resiliência à erro transientes de componentes multiprocessados em conjunto com pilhas complexas de software (sistema operacional, drivers) durante o início da fase de projeto. O objetivo principal abordado por esta Tese é desenvolver um conjunto de técnicas de injeção de falhas, que formam uma ferramenta de injeção de falha. O segundo objetivo desta Tese é estabelecer as bases para novas disciplinas de gerenciamento de confiabilidade considerando erro transientes em sistemas emergentes multi/manycore utilizando aprendizado de máquina. Este trabalho identifica multiplicas técnicas que podem ser usadas para fornecer diferentes níveis de confiabilidade na carga de trabalho e na criticidade do aplicativo. / The increasing computing capacity of multicore components like processors and graphics processing unit (GPUs) offer new opportunities for embedded and high-performance computing (HPC) domains. The progressively growing computing capacity of multicore-based systems enables to efficiently perform complex application workloads at a lower power consumption compared to traditional single-core solutions. Such efficiency and the ever-increasing complexity of application workloads encourage industry to integrate more and more computing components into the same system. The number of computing components employed in large-scale HPC systems already exceeds a million cores, while 1000-cores on-chip platforms are available in the embedded community. Beyond the massive number of cores, the increasing computing capacity, as well as the number of internal memory cells (e.g., registers, internal memory) inherent to emerging processor architectures, is making large-scale systems more vulnerable to both hard and soft errors. Moreover, to meet emerging performance and power requirements, the underlying processors usually run in aggressive clock frequencies and multiple voltage domains, increasing their susceptibility to soft errors, such as the ones caused by radiation effects. The occurrence of soft errors or Single Event Effects (SEEs) may cause critical failures in system behavior, which may lead to financial or human life losses. While a rate of 280 soft errors per day has been observed during the flight of a spacecraft, electronic computing systems working at ground level are expected to experience at least one soft error per day in near future. The increased susceptibility of multicore systems to SEEs necessarily calls for novel cost-effective tools to assess the soft error resilience of underlying multicore components with complex software stacks (operating system-OS, drivers) early in the design phase. The primary goal addressed by this Thesis is to describe the proposal and development of a fault injection framework using state-of-the-art virtual platforms, propose set of novel fault injection techniques to direct the fault campaigns according to with the software stack characteristics, and an extensive framework validation with over a million of simulation hours. The second goal of this Thesis is to set the foundations for a new discipline in soft error reliability management for emerging multi/manycore systems using machine learning techniques. It will identify and propose techniques that can be used to provide different levels of reliability on the application workload and criticality.

A confiabilidade de dispositivos de Processamentos de Alto Desempenho (PAD) é uma das principais preocupações dos supercomputadores hoje e para a próxima geração. De fato, o alto número de dispositivos em grandes centros de dados faz com que a probabilidade de ter pelo menos um dispositivo corrompido seja muito alta. Neste trabalho, primeiro avaliamos o problema realizando experimentos de radiação. Os dados dos experimentos nos dão uma taxa de erro realista de dispositivos PAD. Além disso, avaliamos um conjunto representativo de algoritmos que derivam entendimentos gerais de algoritmos paralelos e a confiabilidade de abordagens de programação. Para entender melhor o problema, propomos uma nova metodologia para ir além da quantificação do problema. Qualificamos o erro avaliando a importância de cada execução corrompida por meio de um conjunto dedicado de métricas. Mostramos que em relação a computação imprecisa, a simples detecção de incompatibilidade não é suficiente para avaliar e comparar a sensibilidade à radiação de dispositivos e algoritmos PAD. Nossa análise quantifica e qualifica os efeitos da radiação na saída das aplicações, correlacionando o número de elementos corrompidos com sua localidade espacial. Também fornecemos o erro relativo médio (em nível do conjunto de dados) para avaliar a magnitude do erro induzido pela radiação. Além disso, desenvolvemos um injetor de falhas, CAROL-FI, para entender melhor o problema coletando informações usando campanhas de injeção de falhas, o que não é possível através de experimentos de radiação. Injetamos diferentes modelos de falha para analisar a sensitividade de determinadas aplicações. Mostramos que partes de aplicações podem ser classificadas com diferentes criticalidades. As técnicas de mitigação podem então ser relaxadas ou enrobustecidas com base na criticalidade de partes específicas da aplicação. Este trabalho também avalia a confiabilidade de seis arquiteturas diferentes, variando de dispositivos PAD a embarcados, com o objetivo de isolar comportamentos dependentes de código e arquitetura. Para esta avaliação, apresentamos e discutimos experimentos de radiação que abrangem um total de mais de 352.000 anos de exposição natural e análise de injeção de falhas com base em um total de mais de 120.000 injeções. Por fim, as estratégias de ECC, ABFT e de duplicação com comparação são apresentadas e avaliadas em dispositivos PAD por meio de experimentos de radiação. Apresentamos e comparamos a melhoria da confiabilidade e a sobrecarga imposta das soluções de enrobustecimento selecionadas. Em seguida, propomos e analisamos o impacto do enrobustecimento seletivo para algoritmos de PAD. Realizamos campanhas de injeção de falhas para identificar as variáveis de código-fonte mais críticas e apresentamos como selecionar os melhores candidatos para maximizar a relação confiabilidade/sobrecarga. / HPC device’s reliability is one of the major concerns for supercomputers today and for the next generation. In fact, the high number of devices in large data centers makes the probability of having at least a device corrupted to be very high. In this work, we first evaluate the problem by performing radiation experiments. The data from the experiments give us realistic error rate of HPC devices. Moreover, we evaluate a representative set of algorithms deriving general insights of parallel algorithms and programming approaches reliability. To understand better the problem, we propose a novel methodology to go beyond the quantification of the problem. We qualify the error by evaluating the criticality of each corrupted execution through a dedicated set of metrics. We show that, as long as imprecise computing is concerned, the simple mismatch detection is not sufficient to evaluate and compare the radiation sensitivity of HPC devices and algorithms. Our analysis quantifies and qualifies radiation effects on applications’ output correlating the number of corrupted elements with their spatial locality. We also provide the mean relative error (dataset-wise) to evaluate radiation-induced error magnitude. Furthermore, we designed a homemade fault-injector, CAROL-FI, to understand further the problem by collecting information using fault injection campaigns that is not possible through radiation experiments. We inject different fault models to analyze the sensitivity of given applications. We show that portions of applications can be graded by different criticalities. Mitigation techniques can then be relaxed or hardened based on the criticality of the particular portions. This work also evaluates the reliability behaviors of six different architectures, ranging from HPC devices to embedded ones, with the aim to isolate code- and architecturedependent behaviors. For this evaluation, we present and discuss radiation experiments that cover a total of more than 352,000 years of natural exposure and fault-injection analysis based on a total of more than 120,000 injections. Finally, Error-Correcting Code, Algorithm-Based Fault Tolerance, and Duplication With Comparison hardening strategies are presented and evaluated on HPC devices through radiation experiments. We present and compare both the reliability improvement and imposed overhead of the selected hardening solutions. Then, we propose and analyze the impact of selective hardening for HPC algorithms. We perform fault-injection campaigns to identify the most critical source code variables and present how to select the best candidates to maximize the reliability/overhead ratio.