Avec la diminution continue des caractéristiques technologiques et la complexité croissante des systèmes sur puce, les réseaux sur puce se sont imposés comme la solution la plus prometteuse pour assurer la communication entre les composants intégrés. Toutefois, différents facteurs (variation du processus, électromigration, interférences, l'environnement radiatif et des défauts permanents dans le cas de l'intégration 3D) peuvent perturber le fonctionnement logique et temporel, et conduire aux défaillances du système de communication ou d'autres entités du système. Dans cette thèse on s'intéresse aux différentes approches complémentaires pour faire face à ces problèmes, à partir des techniques au niveau de la couche de liaison de données telles que la détection d'erreur et la correction ou la retransmission, en passant par les algorithmes de routage tolérants aux fautes pour les topologies 3D et allant à la couche application avec des solutions de recouvrement par points de contrôle.

Le travail de doctorat réalisé s'attache à étudier les nouveaux types d'interconnexions comme les TSV (Through Silicon Via), les lignes de redistribution (RDL) et les piliers de cuivre (Cu-Pillar) présentes dans le domaine de l'intégration 3D en microélectronique avancée, par exemple pour des applications de type " imager " où une puce " capteur optique " est empilée sur une puce " processeur ". Afin de comprendre et quantifier le comportement électrique de ces nouveaux composants d'interconnexion, une première problématique de la thèse s'articulait autour de la caractérisation électrique, sur une très large bande de fréquence (10 MHz - 60 GHz) de ces éléments, enfouis dans leurs environnements complexes d'intégration, en particulier avec l'analyse de l'impact des pertes dans les substrats de silicium dans une gamme de conductivités allant de très faible (0 S/m) à très forte (10 000 S/m). Par la suite, une nouvelle problématique prend alors naissance sur la nécessité de développer des modèles mathématiques permettant de prédire le comportement électrique des interconnexions 3D. Les modèles électriques développés doivent tenir compte des pertes, des couplages ainsi que de certains phénomènes liés à la montée en fréquence (courants de Foucault) en fonction des caractéristiques matériaux, des dimensions et des architectures (haute à faible densité d'intégration). Enfin, à partir des modèles développés, une dernière partie propose une étude sur les stratégies de routage dans les empilements 3D de puces à partir d'une analyse sur l'intégrité de signaux. En opposant différents environnements, débit de signaux binaires ou dimensions des TSV et des RDL des conclusions émergent sur les stratégies à adopter pour améliorer les performances des circuits conçus en intégration 3D.

Malgré les avantages de l'intégration 3D, le test, le rendement et la fiabilité des Through-Silicon-Vias (TSVs) restent parmi les plus grands défis pour les systèmes 3D à base de Réseaux-sur-Puce (Network-on-Chip - NoC). Dans cette thèse, une stratégie de test hors-ligne a été proposé pour les interconnections TSV des liens inter-die des NoCs 3D. Pour le TSV Interconnect Built-In Self-Test (TSV-IBIST) on propose une nouvelle stratégie pour générer des vecteurs de test qui permet la détection des fautes structuraux (open et short) et paramétriques (fautes de délaye). Des stratégies de correction des fautes transitoires et permanents sur les TSV sont aussi proposées aux plusieurs niveaux d'abstraction: data link et network. Au niveau data link, des techniques qui utilisent des codes de correction (ECC) et retransmission sont utilisées pour protégé les liens verticales. Des codes de correction sont aussi utilisés pour la protection au niveau network. Les défauts de fabrication ou vieillissement des TSVs sont réparé au niveau data link avec des stratégies à base de redondance et sérialisation. Dans le réseau, les liens inter-die défaillante ne sont pas utilisables et un algorithme de routage tolérant aux fautes est proposé. On peut implémenter des techniques de tolérance aux fautes sur plusieurs niveaux. Les résultats ont montré qu'une stratégie multi-level atteint des très hauts niveaux de fiabilité avec un cout plus bas. Malheureusement, il n'y as pas une solution unique et chaque stratégie a ses avantages et limitations. C'est très difficile d'évaluer tôt dans le design flow les couts et l'impact sur la performance. Donc, une méthodologie d'exploration de la résilience aux fautes est proposée pour les NoC 3D mesh.

L'électronique de puissance est en pleine mutation matérielle, technologique et conceptuelle. Cette évolution bouscule l'approche traditionnelle de la conception et de la fabrication des convertisseurs statiques avec pour objectif de proposer des solutions plus performantes, plus fiables et plus compactes et tout cela dans un contexte technico économique de plus en plus exigeant. Cette thèse analyse et expérimente un concept innovant de terminaisons en tension verticales ouvrant la voie vers l'intégration en 3D des composants de puissance mais également l'intégration, au sein même de la zone active d'un échangeur thermique. En s'appuyant sur la technique de réalisation des tranchées profondes issue de la micro électronique, ce document présente une approche permettant la co-intégration de plusieurs composants de puissance indépendants partageant la même électrode et le même substrat en face arrière. L'autre volet de ce travail de thèse est focalisé sur le concept DRIM Cooler (Drift Region Integrated Microchannel Cooler), un réseau de microcanaux perpendiculaires au plan de jonction du composant de puissance permettant son refroidissement direct. Les analyses numériques sont complétées par de nombreuses réalisations, caractérisations et mises en œuvre des approches précitées.

L'activation à basse température est prometteuse pour l'intégration 3D séquentielle où lebudget thermique du transistor supérieur est limité (<650 ºC) pour ne pas dégrader letransistor inférieur, mais aussi dans le cas d'une intégration planaire afin d'atteindre des EOTultra fines et de contrôler le travail de sortie de la grille sans recourir à une intégration de type" gate-last ". Dans ce travail, l'activation par recroissance en phase solide (SPER) a étéétudiée afin de réduire le budget thermique de l'activation des dopants.L'activation à basse température présente plusieurs inconvénients. Les travauxprécédents montrent que les fuites de jonctions sont plus importantes dans ces dispositifs.Ensuite, des fortes désactivations de dopants ont été observées. Troisièmement, la faiblediffusion des dopants rend difficile la connexion des jonctions source et drain avec le canal.Dans ce travail, il est montré que dans un transistor FDSOI, l'augmentation des fuites dejonctions et la désactivation du Bore peuvent être évités grâce à la présence de l'oxyde enterré.De plus les conditions d'implantation ont été optimisées et les transistors activés à650 ºC atteignent les performances des transistors de référence.

La demande d’objets connectés dans notre société est très importante, au vu du marché florissant des smartphones. Ces nouveaux objets technologiques ont pour avantage de regrouper plusieurs fonctions en un seul objet ultra compact. Cette diversité est possible grâce à l’avènement des systèmes-sur-puce (SoC, System-on-Chip) et à la miniaturisation extrême des composants. Les SoC s’intègrent dans l’approche « More than Moore » et demande une superficie importante des puces. Celle-ci peut-être réduite par l’utilisation d’une autre approche appelée « More Moore » qui fut largement utilisée ces dernières années pour miniaturiser la taille des transistors. Cependant cette approche tend vers ses limites physiques puisque la réduction drastique de la taille des MOSFETs (« Metal Oxide Semicondutor Field Effect Transistor ») ne pourra pas être poursuivie à long terme. En outre, les transistors de taille réduite présentent des effets parasites, liés aux effets de canaux courts et à une mauvaise dissipation de la chaleur dégagée lors du fonctionnement des MOSFETs miniaturisés. Les effets de canaux courts peuvent-être minimisés grâce à de nouvelles architectures, telles que l’utilisation de nanofils, qui permettent d’obtenir une grille totalement enrobante du canal. Mais le problème de la puissance de consommation reste un frein pour le passage au prochain nœud technologique et pour l’augmentation des fonctions dans les appareils nomades. En effet, la puissance de consommation des MOSFETs ne fait qu’augmenter à chaque nouvelle génération, ce qui est en partie dû à l’accroissement des pertes énergétiques induites par la puissance statique de ces transistors. Pour diminuer celle-ci, la communauté scientifique a proposée plusieurs solutions, dont une des plus prometteuses est le transistor à effet tunnel (TFET). Car ce dispositif est peu sensible aux effets de canaux courts, et il peut fonctionner à de faibles tensions de drain et avoir un inverse de pente sous le seuil inférieur à 60mV/dec. L’objectif de la thèse est donc de fabriquer et de caractériser des transistors à effet tunnel à base de nanofil unique en silicium et silicium germanium. Nous présenterons la croissance et l’intégration des nanofils p-i-n en TFET. Puis nous avons étudié l’influence de certains paramètres sur les performances de ces transistors, et en particulier, l’effet du niveau de dopage de la source et du contrôle électrostatique de la grille sera discuté. Ensuite, l’augmentation des performances des TFETs sera montrée grâce à l’utilisation de semiconducteur à petit gap. En effet, nous insérons du germanium dans la matrice de silicium pour en diminuer le gap et garder un matériau compatible avec les techniques de fabrication de l’industrie de la microélectronique. Un modèle de simulation du courant tunnel bande à bande a été réalisé, se basant sur le modèle de Klaassen. Les mesures électriques des dispositifs seront comparées aux résultats obtenus par la simulation, afin d’extraire le paramètre B de la transition tunnel pour chacun des matériaux utilisés. Enfin nous présenterons les améliorations possibles des performances par une intégration verticale des nanofils. / The connected objects demand in our society is very important , given the successfull smartphone market. These newtechnological objects have the advantage to combine several functions in one ultra compact object. This diversity is possibledue to the advent of system-on-chip (SoC) and the components scaling down. The SoCs are into the More than Mooreapproach and require a large chips area, which can be reduced by the use of "More Moore" approach which was widelyused in recent years to scale down the transistors. However, this approach tends to physical limitations since the drasticscaling down of the MOSFETs ("Metal Oxide Field Efect Transistor Semicondutor") can not be continued in the future. Inaddition, the nanoŰMOSFET have parasitic efects, related to short-channel efects and a low heating dissipation. Theshort channel efects can be minimized thanks to new architectures, such as the use of nanowires, which enable a gate allaround of the channel. But the power consumption problem still drag on the transition to the next technology node and theaddition of new functions in mobile devices. Indeed, the MOSFETŠs consumed power increases with each new generation,which is mainly due to the static power increase of these transistors. To reduce it, the scientiĄc community has proposedseveral solutions, and one of the most promising is a tunnel efect transistor (TFET). Because this device exhibit lessshort-channel efects compared to the conventional MOSFET, it can operate at low drain voltages and their subthresholdslope could be lower than 60 mV/dec. The thesis aims are to fabricate and characterize tunneling transistors based onsingle silicon nanowire and silicon germanium. We will present the growth and integration of pŰiŰn nanowires TFET. Thenwe investigated the inĆuence of some parameters on the electrical performance of these transistors, in particular, the efectof the source doping level and the electrostatic gate control will be discussed. In the next part, the increase of TFETsperformance will be shown thanks to the small band-gap semiconductor use. Indeed, we insert germanium in the silicon dieto reduce the bandgap and keep a material compatible with the CMOS manufacturing. A band to band tunneling modelwas used to calculate the device current, based on the model Klaassen. Electrical measurements will be compared to thesimulated results, in order to extract the B parameter of tunnel transition for each materials used. Finally we will presentthe possible performance improvements thanks to the vertical nanowires integration.

Ce travail de thèse vise à développer de nouvelles techniques de caractérisation pour l'intégration 3D en micro-électronique. Plus précisément, ce travail porte sur l'imagerie 3D de tels objets et la mesure des contraintes par diffraction de Bragg, réalisées sur de récentes lignes de lumière de l'ESRF (European Synchrotron Radiation Facility).L'intégration 3D a pour but de répondre aux besoins de performances de la micro-électronique, en empilant les différents éléments constituant les puces au lieu de les placer les uns à côté des autres; ceci permet de limiter la place qu'ils occupent et la longueur des connections. Pour ce faire, de nouvelles connections entre puces ont du être développées, telles que les piliers de cuivre et les pads de cuivre, utilisés dans le cas du collage hybride. Afin de maîtriser leurs procédé de fabrication, il est important de pouvoir caractériser ces objets, à la fois par des moyens d'imagerie et de mesure de la déformation dans les puces. Ces mesures doivent permettre un large champ de vue (100 µm), ainsi qu'une haute résolution (50 nm). De plus, afin de satisfaire les besoins en temps de l'industrie micro-électronique, les techniques choisies doivent être aussi rapides et automatiques que possible.Pour satisfaire ces besoins, plusieurs techniques ont été étudiés durant ces travaux de thèse.Une technique d'imagerie 3D par Slice and View, inspirée de la technique classique du FIB/SEM et implémentée dans un PFIB (Plasma Focused Ion Beam), a été développée durant ces travaux de thèse. Elle permet aujourd'hui l'acquisition de larges volumes de manière automatique. De même, le procédé d'analyse des mesures de tomographies réalisées sur la ligne de lumière ID16A de l'ESRF a été adapté, afin de limiter au maximum l'intervention humain et le temps global d'analyse.Des mesures de déformations ont également été menées à l'ESRF, sur une ligne de nano-diffraction, ID01. Ces expériences ont été réalisées sur des empilements dédiés au collage, hybride ou direct. Il a été possible de mesurer en une seule expérience les déformations présentes dans deux couches de silicium, et de réaliser des mesures textit{in situ} dans le cuivre.Dans les travaux de thèse présentés ici, nous montrons les possibilités de techniques synchrotron (imagerie et mesure de déformations) pour la caractérisation d'objets issus de l'intégration 3D. Nous montrons que certaines adaptations des techniques existante peuvent permettre des analyses routinières à haute résolution pour le milieu de la micro-électronique. / This PhD thesis aims at developing new characterization techniques for 3D integration in microelectronics. More specifically, the focus is set on recent ESRF (European Synchrotron Radiation Facility) beamlines, both for 3D imaging by tomography and for strain measurements by Bragg diffraction.3D integration aims at reducing the global microelectronics devices footprint and connections length, by stacking the dies on top of one another instead of setting them one to another. This new geometry however requires new connections, such as copper pillars (CuP) and copper pads, used in hybrid bonding. The monitoring of their fabrication process requires their imaging in three dimensions, and the measure of the strain inside them. Those measurements must be conducted on large areas (100 µm2), with high resolution (500 nm for strain and 100 nm for imaging). Moreover, given the industrial context of this study, the characterization methods must be as routine and automatic as possible.To answer those needs, several techniques have been developed in this work.Two 3D imaging techniques have been made compatible with the requirements of 3D integration characterization. A Slice and View procedure has been implemented inside a single beam PFIB, leading to large volumes 3D automated imaging. The tomography workflow accessible on the ID6A beamline of the ESRF has been adapted, in order to limit the human intervention and beam times. This leads to possible statistical measurements on this beamline.Strain measurements have been conducted on the ID01 beamline of the ESRF, on silicon and copper stacks meant for direct and hybrid bonding. They allowed for simultenous local strain measurements in two independent layers of silicon, and textit{in situ} measurements in copper.In this work, we show the possibilities of synchrotron based techniques (here, tomography and Bragg diffraction) for the chacracterization of 3D integration devices. We show that, provided some adjustments, these techniques can be used routinely for the microelectronics field.

Parmi les différentes techniques permettant d'assembler à la fois mécaniquement et électriquement les puces empilées, le collage direct de surfaces mixtes Cu-SiO2 représente l'option la plus prometteuse à ce jour. En effet, cette méthode permet d'atteindre la densité d'interconnexions de 10^6/cm² visée par l'industrie, tout en offrant une faible résistivité de contact et une excellente fiabilité. Les méthodes d’assemblages actuelles reposent sur l’utilisation d’outils de Pick&place par l’intermédiaire desquels les puces sont positionnées mécaniquement. Cette technique rencontre néanmoins de plus en plus de difficultés à concilier précision d’alignement et cadence d’assemblage. Cette thèse propose d’adresser cette problématique au travers de la mise au point d’un procédé d’auto-assemblage assisté par capillarité et collage direct. Grâce à l’utilisation des forces de capillarités, il est possible de réaliser l’alignement des puces de façon spontanée : on parle alors d’auto-assemblage. La première partie de ce manuscrit présente une analyse synthétique des méthodes d’assemblages et d’interconnexions existantes et statue sur l’état de maturité de chaque procédé. Cette partie permet par la même occasion d’introduire les mécanismes de collages SiO2-SiO2 sur lesquels repose la méthode d’assemblage développée dans ce manuscrit. Un design de puce permettant la mise en œuvre du procédé d’auto-assemblage est ensuite établit dans la seconde partie. La capacité de la puce à confiner le film de liquide apparait comme l’élément moteur du processus d’auto-alignement. Des auto-assemblages présentant des valeurs d’alignement inférieur au micromètre sont ainsi obtenus, tout en conservant un procédé répétable. La mise en place de simulations numériques permettant de modéliser l’effet d’auto-alignement est présenté dans la troisième partie. Ce modèle a ensuite été généralisé a des puces de formes polygonales. Enfin la dernière partie présente le transfert du procédé d’auto-assemblage a des puces présentant des surfaces de cuivre et d’oxyde de silicium. L’utilisation de ce type de puce a notamment permis de valider la viabilité électrique du processus d’auto-assemblage. / Among the various techniques allowing to assemble both mechanically and electrically stacked chips, the direct bonding of Cu-SiO2 mixed surfaces is the most promising option to date. Thanks to this method, the interconnection density of 106/cm² aimed by the industry is achievable, while providing a low contact resistivity and excellent reliability.Current assemblies’ processes are based on Pick&place tools thanks to which the dies are mechanically placed.Nevertheless, these tools have difficulties to council high throughput and high alignment accuracy. This thesis proposes to address this issue through the development of a process of self-assembly assisted by capillary forces and direct bonding.Through the use of capillaries forces, it is possible to achieve spontaneously chips alignment: it is called self-assembly. The first part of this manuscript presents a synthetic analysis of the different assemblies and interconnections technics and decides on the maturity of each process.As the same time, this section allows to introduce the SiO2 -SiO2 bonding mechanisms underlying the assembly method developed in this manuscript.A specific chip design is then established in a second part allowing deploying self-assemblies with SiO2 full sheet chips.The ability of the chip to confine the liquid film appears as the driving element of the self- alignment process. Self- assemblies with alignment values lower than one micrometer are obtained while maintaining a repeatable process. The introduction of numerical simulations to model the self-alignment effect is presented in the third part. This model was then generalized has polygonal shaped chips. Finally the last part presents the transfer of the self- assembly process on SiO2-Cu patterned chips.The use of this kind of chip has enabled to validate the electrical viability of the self-assembly process.

Une alternative à la réduction des dimensions caractéristiques des transistors est la 3D séquentielle. L’intégration 3D séquentielle requiert la fabrication de plusieurs niveaux de composant directement les uns au dessus des autres. Les procédés de fabrication utilisables pour les niveaux supérieurs sont limités par le budget thermique maximal que peuvent supporter les niveaux inférieurs. Pour la technologie FDSOI cette limite est fixée entre 500 °C et 550°C, 5 h dépendant de la siliciuration utilisée. Malgré le travail fourni pour réduire le BT des procédés de fabrication du transistor FDSOI, il est difficile d’atteindre cette limite pour certaines étapes, comme l’épitaxie des sources et drains surélevés. Dans ce contexte, cette thèse propose d’étudier et d’améliorer la stabilité thermique des niveaux bas, c’est à dire des transistors FDSOI et des niveaux de routages intermédiaires. L’étude de stabilité thermique du transistor FDSOI a permis d’identifier le siliciure comme étant l’élément le plus sensible aux budgets thermiques. Sa détérioration entraîne la dégradation de la résistance d’accès du transistor et favorise la diffusion du siliciure dans le canal. L’utilisation du Ni0.90Pt0.10 est limitée à 500 °C, 5 h, celle du Ni0.85Pt0.15 à 550 °C, 5 h. En alternative au NiPt, un nouveau siliciure a été étudié : le Ni0.90Co0.10. Afin de repousser sa stabilité thermique à 600 °C, 2 h, son intégration a dû être couplée à deux facteurs d’améliorations : l’amorphisation partielle des sources et drains par implantation et l’intégration d’un film de silicium intrinsèque epitaxié au-dessus des sources et drains composés de Si0.70Ge0.30. Les effets de ces différents « boosters » ont ainsi été analysés et expliqués. Pour la première fois, les avancées obtenues ont été implémentées sur des dispositifs FDSOI du noeud 14 nm. Ce premier essai est concluant car des performances identiques aux transistors pMOS fabriqués avec le siliciure Ni0.85Pt0.15, étudié depuis les années 2000, ont été obtenues. Néanmoins, la stabilité thermique évaluée sur transistor Ni0.90Co0.10 reste à améliorer. L’intégration de niveaux de routage entre les niveaux de transistors requiert des matériaux thermiquement stables et peu contaminants. Dans cette optique, la stabilité thermique d’une liste de diélectriques a été étudiée et caractérisée principalement par ellipsométrie, FTIR et ellipsométrie-porosimértie. Ainsi des couples isolant/barrière ont pu être déterminés pour chaque budget thermique appliqué entre 500 °C et 600 °C, 2 h. En ce qui concerne le métal intermédiaire, le tungstène a été étudié comme matériau conducteur, en plus du cuivre, en raison de son caractère moins contaminant. Ces deux matériaux ont montré une bonne stabilité thermique : jusqu’à 500 °C, 2 h pour le cuivre et 550 °C, 5 h pour le tungstène. Cependant, la résistance d'une ligne en cuivre est six fois moins résistante d'une ligne en tungstène. Cette valeur pourra être abaissée dans le cas de l’utilisation d’une nouvelle barrière en tungstène sans fluore qui a été étudiée et intégrée avec succès. Pour finir, la fiabilité du diélectrique à l’état de l’art, le SiOCH poreux, a été analysé dans des structures intégrant des lignes en tungstène. Dans ces conditions, la durée de vie du diélectrique est estimée à 1e16 années. Malgré la diminution de cette valeur après budget thermique à 600 °C, 2 h, (1e7 années), celle-ci reste bien supérieure à celle du cuivre dans des conditions identiques. / The 3D sequential integration is a smart alternative to planar device scaling. In this integration, the stacked transistors are processed sequentially, thus implying the reduction of the top thermal budget processes in order to preserve the bottom levels. For the FDSOI technology, the maximum thermal budget is set at 500 °C, 2 h. Despite the work done to reduce the thermal budget of the FDSOI processes, it is difficult to comply with this limit, as for example for the epitaxial raised source and drain which would need a thermal budget limit relaxation. In the frame of this Ph.D work, the thermal stability of the FDSOI transistors and the intermediate Back-End-Of-Line have been studied and optimized. The FDSOI transistor silicide has been identified as the most sensitive element to the thermal budget. Its degradation imply the access resistance degradation and favor the diffusion of the silicide into the channel. For this purpose, the Ni0.90Co0.10 silicide has been studied. To increase its thermal stability up to 600 °C, 2 h, two enhancers have been integrated: the pre-amorphization implant and the integration of a silicon capping over the Si0.70Ge0.30 source and drain. The effects of these enhancers on the thermal stability have been analyzed and understood. In addition to those, the Ni0.90Co0.10 has been integrated for the first time on 14 nm node FDSOI transistors. This first attempt is positive: identical performances on pMOS transistors have been obtained with Ni0.90Co0.10 silicide compare to Ni0.85Pt0.15 silicide, which is studied since the 2000’s. However, the improvement of thermal stability is not yet achieved on FDSOI transistors with Ni0.90Co0.10 silicide. Concerning the stability of the intermediate BEOL, the stability of dielectrics has first been studied and characterized by ellipsometry, FTIR and ellipsometric–porosimetry. Thus, insulating/barrier pairs have been defined for each thermal budget between 500 °C and 600 °C, 2 h. The metal lines have been studied using a 28nm node layout. Due to its limited contaminant characteristic, tungsten has been analyzed in addition to copper. Both materials show a good thermal stability: 500 °C, 2 h for copper and 550 °C, 5 h for tungsten despite the higher resistivity of tungsten. A factor 6 has been measured between these two materials. The resistance of a tungsten line has been improved by the integration of a new barrier. Finally, the state of the art Back-End-Of-Line dielectric reliability, the porous SiOCH, has been studied, function of the thermal budget, in structure integrated tungsten metal lines. In these conditions, the dielectric lifetime is estimated at 1e16 years. Despite its reduction due to thermal budget at 600 °C, 2 h (1e7 years), the tungsten lifetime estimation remains higher than the one obtained with copper lines without thermal budget.

Depuis plus de 50 ans, l’industrie de la microélectronique ne cesse d’évoluer afin de répondre à la demande d’augmentation des performances ainsi que des fonctionnalités des composants, tout en diminuant les tailles et les prix des produits. Cela est obtenu à ce jour principalement par la réduction des dimensions des composants électroniques. Cependant les dimensions actuelles des transistors atteignent une limitation physique et de nombreux effets parasites émergent. Il devient évident que dans un avenir très proche cet axe de développement ne sera plus envisageable. L’intégration tridimensionnelle apparaît alors comme une solution très prometteuse face à cette problématique de miniaturisation. Cette architecture permet la réalisation de composants plus performants tout en augmentant les fonctionnalités de ces derniers. Son concept consiste à empiler différents circuits de natures éventuellement différentes puis de les interconnecter électriquement à l’aide de connexions verticales. Le collage direct métallique permet en ce sens d’assembler mécaniquement et électriquement deux circuits l’un sur l’autre. Le but de ce travail de thèse est d’étudier le comportement électrique du procédé de collage direct métallique avant de l’intégrer dans un composant actif. On retrouve dans la première partie de ces travaux, la description du jeu de masque ainsi que les intégrations technologiques utilisées, pour réaliser les démonstrateurs 3D permettant les différentes caractérisations électriques de ces interconnexions métalliques. L’évolution de la résistance spécifique de l’interface de collage a été investiguée en fonction de la température de recuit. Puis, la fiabilité électrique de ces interconnexions a été étudiée en analysant leurs comportements face aux risques de dégradation induits par électromigration ou sous contrainte thermique. Des études physico-chimiques ont permis d’analyser les défaillances et de proposer des mécanismes. Pour finir, dans une dernière partie, les étapes technologiques nécessaires à une intégration 3D haute densité type puce à plaque ont été développées et caractérisées. / During 50 years, semiconductor technology has been evolving in exponential rates in both productivity and performance. By following a steady technological path that consists in scaling down transistors and increasing electronic components density, the semiconductor industry was able to meet the increasing demand in high performance, low power consumption and low cost devices. However by constantly shrinking devices geometries and increasing functionalities, semiconductor industry is facing physical limitations in addition to more and more overwhelming parasitic effects. Since further miniaturisation would be made impossible in a near future, 3D integration appears as a promising approach to go beyond planar integration possibilities. This approach allows high performances and various functionalities compounds achievements. 3D integration consists on various chips stacking with vertical and electrical interconnects. The metallic direct bonding offers strong mechanical bond with a good electrical conductivity between the two bonded circuits. In this work, electrical behaviours of bonded devices achieved by direct bonding are studied. First, the various structures layout used in this study and the process flow integration for the 3D demonstrator are described. Then, electrical characterization of metallic interconnects are performed. Measurements and results are reported and discussed concerning the study of resistance evolution of the bonding interface during anneal. And the investigation of the bonded devices behaviours facing the risk of reliability issues on Cu-Cu direct bonded interconnects are achieved by addressing electromigration items and several thermal stress tests as stress voiding or thermal cycling. Finally, physical characterizations enabled failure mechanisms analysis and identification. technological steps required for a chip to wafer integration using direct bonding process has been developed and studied during this work. Results are given at the end of this report.