L’activation à basse température est prometteuse pour l’intégration 3D séquentielle où lebudget thermique du transistor supérieur est limité (<650 ºC) pour ne pas dégrader letransistor inférieur, mais aussi dans le cas d’une intégration planaire afin d’atteindre des EOTultra fines et de contrôler le travail de sortie de la grille sans recourir à une intégration de type« gate-last ». Dans ce travail, l’activation par recroissance en phase solide (SPER) a étéétudiée afin de réduire le budget thermique de l’activation des dopants.L’activation à basse température présente plusieurs inconvénients. Les travauxprécédents montrent que les fuites de jonctions sont plus importantes dans ces dispositifs.Ensuite, des fortes désactivations de dopants ont été observées. Troisièmement, la faiblediffusion des dopants rend difficile la connexion des jonctions source et drain avec le canal.Dans ce travail, il est montré que dans un transistor FDSOI, l’augmentation des fuites dejonctions et la désactivation du Bore peuvent être évités grâce à la présence de l’oxyde enterré.De plus les conditions d’implantation ont été optimisées et les transistors activés à650 ºC atteignent les performances des transistors de référence. / Low temperature (LT) process is gaining interest in the frame of 3D sequentialintegration where limited thermal budget (<650 ºC) is needed for top FET to preserve bottomFET from any degradation and also in the standard planar integration for achieving ultra-thinEOT and work function control with high-k metal gate without gate-last integration scheme.In this work, LT Solid Phase Epitaxial Regrowth (SPER) has been investigated for reducingthe most critical thermal budget which is dopant activation.From previous works, LT activated devices face several challenges: First, higher junctionleakage limits their application to high performance devices. Secondly, strong deactivation ofthe metastable activated dopants was observed with post anneals. Thirdly, the dopant weakdiffusion makes it difficult to connect the channel with S/D.In this work, it is shown that the use of FDSOI enables to overcome junction leakage andBoron deactivation issues thanks to the defect cutting off and sinking effect of buried oxide.As a consequence, dopant deactivation in FDSOI devices is no longer an issue. Finally,implants conditions of LT transistors have been optimized to reach similar performance thanits standard high temperature counterparts.

La miniaturisation nécessaire à l'accroissement des performances des composants microélectroniques est en passe d'atteindre ses limites. Ainsi, une nouvelle approche dite « intégration 3D » semble prometteuse pour outrepasser les limitations observées. Cette nouvelle intégration consiste à empiler les différentes puces qui sont reliées entre elles par des vias appelées Through Silicon Vias (TSV). L'une des clés pour la réalisation de circuits en 3 dimensions est la métallisation des TSVs. Cette dernière nécessite les dépôts d'une barrière et d'une couche d'accroche qui sert à initier le remplissage par électrolyse. Ces travaux s'intéressent plus spécifiquement à la réalisation de la couche d'accroche et au remplissage des TSVs.La couche d'accroche est généralement déposée par pulvérisation, ce qui ne permet pas d'obtenir une couverture de marche satisfaisante pour la réalisation du remplissage. Cette étude propose une solution électrolytique appelée SLE (Seed Layer Enhancement) qui permet de restaurer la continuité de la couche d'accroche déposée par PVD. L'application de ce procédé associé à un traitement de désoxydation de la surface permet l'optimisation de la nucléation du cuivre et donc la réalisation d'une couche de cuivre continue et conforme. Le procédé SLE a été intégré à la séquence de métallisation et a démontré sa capacité à initier un remplissage superconforme. De plus, des tests électriques ont confirmé l'efficacité du procédé SLE une fois intégré. Ces expériences ont ouvert la voie à l'étude du dépôt électrolytique de cuivre direct sur la barrière à la diffusion du cuivre, c'est le procédé Direct On Barrier. Les premiers résultats ont permis de démontrer la possibilité de déposer une couche de cuivre conforme sur des barrières résistives. Le second volet de ces travaux s'intéresse au remplissage par électrolyse des TSVs. Dans ce but, deux électrolytes (d'ancienne et de nouvelle génération) ont été considérés. L'effet des additifs sur le dépôt et leurs actions sur le remplissage superconforme ont été étudiés par voltampérométrie et chronopotentiométrie pour chacune des solutions. Ces analyses ont permis de monter deux mécanismes de remplissage différents principalement dû à l'action de l'additif inhibiteur durant l'électrolyse. Contrairement au cas de l'électrolyte d'ancienne génération inspiré des procédés pour le damascène, l'inhibiteur de l'électrolyte de nouvelle génération s'adsorbe fortement et irréversiblement à la surface du cuivre. Il bloque efficacement la croissance sur les flancs et le haut des TSVs, sans toutefois pouvoir contrarier l'action de l'accélérateur en fond de motif. / Nowadays, 2D integration shows serious limitations when it comes to manufacturing devices with increased functionality and performance. In this context, 3D integration approaches using Through Silicon Vias (TSVs) have been investigated as a promising solution to fabricate tomorrow's microelectronics devices. In this architecture, the key challenge is the metallization of high aspect ratios (>5) TSVs by copper electrochemical deposition (Cu ECD). This metallization sequence includes barrier and seed layer deposition followed copper filling. This study is focused on seed layer deposition and TSV filling. Usually, the seed layer is grown by sputtering based deposition techniques (PVD). This technique suffers from limited sidewall coverage, eventually leading to electrical discontinuity in the features. In this work, an electrolytic process called Seed Layer Enhancement (SLE) has been investigated as a solution to improve copper seed continuity. For this purpose, copper nucleation on the resistive barrier material has been optimized using a specific surface treatment to remove native oxide on samples surface. As a result, the SLE process has been successfully inserted in the metallization sequence, as testified by good electrical performances. These promising results open the route to an alternative solution to PVD using an electrochemical process performed directly on the barrier diffusion layer (Direct On Barrier). On the other hand, two electrolytes (an old and a new generation) have been evaluated as solutions for TSV filling. In each case, the impact of additives on copper deposition and superfilling mechanism were analyzed by voltammetric and chronopotentiometric measurements on rotating disk electrode. This study shows two different filling behaviors, close to damascene electrolyte with the older generation electrolyte, and a bottom-up filling with the last generation. The main difference comes from the action of the inhibiting additive during the filling process. In the case of the last generation electrolyte, the inhibitor adsorbs strongly and irreversibly on the copper surface. Then, a strong inhibition of copper growth occurs on the sides and on the top of the TSVs, but the action of accelerator is still efficient at the pattern bottom.

Le travail de doctorat réalisé s'attache à étudier les nouveaux types d'interconnexions comme les TSV (Through Silicon Via), les lignes de redistribution (RDL) et les piliers de cuivre (Cu-Pillar) présentes dans le domaine de l'intégration 3D en microélectronique avancée, par exemple pour des applications de type « imager » où une puce « capteur optique » est empilée sur une puce « processeur ». Afin de comprendre et quantifier le comportement électrique de ces nouveaux composants d'interconnexion, une première problématique de la thèse s'articulait autour de la caractérisation électrique, sur une très large bande de fréquence (10 MHz - 60 GHz) de ces éléments, enfouis dans leurs environnements complexes d'intégration, en particulier avec l'analyse de l'impact des pertes dans les substrats de silicium dans une gamme de conductivités allant de très faible (0 S/m) à très forte (10 000 S/m). Par la suite, une nouvelle problématique prend alors naissance sur la nécessité de développer des modèles mathématiques permettant de prédire le comportement électrique des interconnexions 3D. Les modèles électriques développés doivent tenir compte des pertes, des couplages ainsi que de certains phénomènes liés à la montée en fréquence (courants de Foucault) en fonction des caractéristiques matériaux, des dimensions et des architectures (haute à faible densité d'intégration). Enfin, à partir des modèles développés, une dernière partie propose une étude sur les stratégies de routage dans les empilements 3D de puces à partir d'une analyse sur l'intégrité de signaux. En opposant différents environnements, débit de signaux binaires ou dimensions des TSV et des RDL des conclusions émergent sur les stratégies à adopter pour améliorer les performances des circuits conçus en intégration 3D. / The aim of this doctoral work is to study the new kind of interconnections like TSV (Through Silicon Via), redistribution lines (RDL) and copper pillars used in 3D integration context in advanced microelectronic components. An example of 3D integration application could be an imager designed by staking an optical sensor chip upon a processor chip. In order to understand and quantify the electrical behaviour of these new interconnection components, the first issue was about electrical characterization in a very wide frequency band (10 MHz - 60 GHz) of these elements, buried in their complex environment, in particular with the analysis of the silicon substrate loss impact which can be found in a wide band of conductivities from very low (0 S/m) to very high (10 000 S/m). Subsequently, a second issue appears from the need to develop mathematical models to predict the electrical behavior of 3D interconnects. The developed models have to take into account losses, coupling effects and some phenomena appearing with the rise of frequency (eddy currents) according to material characteristics, dimensions and architecture (from high to low density of integration). Finally, based on developed models, the last part presents a study on routing strategies in the 3D stacking chip from the analysis of signal integrity. By contrasting various environments, binary signals flow or dimensions of TSV and RDL, conclusions emerge on the best strategies to use to improve performances of circuits designed in 3D integration.

Malgré les avantages de l'intégration 3D, le test, le rendement et la fiabilité des Through-Silicon-Vias (TSVs) restent parmi les plus grands défis pour les systèmes 3D à base de Réseaux-sur-Puce (Network-on-Chip - NoC). Dans cette thèse, une stratégie de test hors-ligne a été proposé pour les interconnections TSV des liens inter-die des NoCs 3D. Pour le TSV Interconnect Built-In Self-Test (TSV-IBIST) on propose une nouvelle stratégie pour générer des vecteurs de test qui permet la détection des fautes structuraux (open et short) et paramétriques (fautes de délaye). Des stratégies de correction des fautes transitoires et permanents sur les TSV sont aussi proposées aux plusieurs niveaux d'abstraction: data link et network. Au niveau data link, des techniques qui utilisent des codes de correction (ECC) et retransmission sont utilisées pour protégé les liens verticales. Des codes de correction sont aussi utilisés pour la protection au niveau network. Les défauts de fabrication ou vieillissement des TSVs sont réparé au niveau data link avec des stratégies à base de redondance et sérialisation. Dans le réseau, les liens inter-die défaillante ne sont pas utilisables et un algorithme de routage tolérant aux fautes est proposé. On peut implémenter des techniques de tolérance aux fautes sur plusieurs niveaux. Les résultats ont montré qu'une stratégie multi-level atteint des très hauts niveaux de fiabilité avec un cout plus bas. Malheureusement, il n'y as pas une solution unique et chaque stratégie a ses avantages et limitations. C'est très difficile d'évaluer tôt dans le design flow les couts et l'impact sur la performance. Donc, une méthodologie d'exploration de la résilience aux fautes est proposée pour les NoC 3D mesh. / 3D technology promises energy-efficient heterogeneous integrated systems, which may open the way to thousands cores chips. Silicon dies containing processing elements are stacked and connected by vertical wires called Through-Silicon-Vias. In 3D chips, interconnecting an increasing number of processing elements requires a scalable high-performance interconnect solution: the 3D Network-on-Chip. Despite the advantages of 3D integration, testing, reliability and yield remain the major challenges for 3D NoC-based systems. In this thesis, the TSV interconnect test issue is addressed by an off-line Interconnect Built-In Self-Test (IBIST) strategy that detects both structural (i.e. opens, shorts) and parametric faults (i.e. delays and delay due to crosstalk). The IBIST circuitry implements a novel algorithm based on the aggressor-victim scenario and alleviates limitations of existing strategies. The proposed Kth-aggressor fault (KAF) model assumes that the aggressors of a victim TSV are neighboring wires within a distance given by the aggressor order K. Using this model, TSV interconnect tests of inter-die 3D NoC links may be performed for different aggressor order, reducing test times and circuitry complexity. In 3D NoCs, TSV permanent and transient faults can be mitigated at different abstraction levels. In this thesis, several error resilience schemes are proposed at data link and network levels. For transient faults, 3D NoC links can be protected using error correction codes (ECC) and retransmission schemes using error detection (Automatic Retransmission Query) and correction codes (i.e. Hybrid error correction and retransmission).For transients along a source-destination path, ECC codes can be implemented at network level (i.e. Network-level Forward Error Correction). Data link solutions also include TSV repair schemes for faults due to fabrication processes (i.e. TSV-Spare-and-Replace and Configurable Serial Links) and aging (i.e. Interconnect Built-In Self-Repair and Adaptive Serialization) defects. At network-level, the faulty inter-die links of 3D mesh NoCs are repaired by implementing a TSV fault-tolerant routing algorithm. Although single-level solutions can achieve the desired yield / reliability targets, error mitigation can be realized by a combination of approaches at several abstraction levels. To this end, multi-level error resilience strategies have been proposed. Experimental results show that there are cases where this multi-layer strategy pays-off both in terms of cost and performance. Unfortunately, one-fits-all solution does not exist, as each strategy has its advantages and limitations. For system designers, it is very difficult to assess early in the design stages the costs and the impact on performance of error resilience. Therefore, an error resilience exploration (ERX) methodology is proposed for 3D NoCs.

L'électronique de puissance est en pleine mutation matérielle, technologique et conceptuelle. Cette évolution bouscule l'approche traditionnelle de la conception et de la fabrication des convertisseurs statiques avec pour objectif de proposer des solutions plus performantes, plus fiables et plus compactes et tout cela dans un contexte technico économique de plus en plus exigeant. Cette thèse analyse et expérimente un concept innovant de terminaisons en tension verticales ouvrant la voie vers l'intégration en 3D des composants de puissance mais également l'intégration, au sein même de la zone active d'un échangeur thermique. En s'appuyant sur la technique de réalisation des tranchées profondes issue de la micro électronique, ce document présente une approche permettant la co-intégration de plusieurs composants de puissance indépendants partageant la même électrode et le même substrat en face arrière. L'autre volet de ce travail de thèse est focalisé sur le concept DRIM Cooler (Drift Region Integrated Microchannel Cooler), un réseau de microcanaux perpendiculaires au plan de jonction du composant de puissance permettant son refroidissement direct. Les analyses numériques sont complétées par de nombreuses réalisations, caractérisations et mises en œuvre des approches précitées. / The power electronics field is struggling for new material, technological and conceptual evolutions. These changes induce breakthrough in the conventional design and fabrication of static power converters with the aim to offer more efficient, reliable and compact solutions in an increasingly demanding techno economical context. This PhD thesis presents the results obtained by analyzing, realizing and characterizing an innovative concept based on vertical voltage terminations that opens the way towards the 3D integration of power devices. Moreover, the proposed concept authorizes the integration of a microchannel cooler directly into the drift region of the power device. Based on the realization of deep trench terminations, a technique initially developed for the microelectronics field, this PhD thesis presents an approach allowing the integration of multiple power devices in the same die, all sharing the same backside electrode. This document also focuses on the DRIM Cooler (Drift Region Integrated Microchannel Cooler) concept that allows the direct cooling of the device through multiple parallel microchannels integrated perpendicular to the plane of the device's PN junction. The analytical analysis is completed with numerous realizations, characterizations and practical implementations of the above mentioned concepts.

Cette thèse porte sur l’étude de transistor à effet tunnel (TFET) en FDSOI à géométries planaire et triple grille/nanofils. Nous rapportons pour la première fois des TFETs fabriqués par un processus basse température (600°C), qui est identique à celui utilisé pour l’intégration monolithique 3D. La méthode “Dual IDVDS” confirme que ces TFETs fonctionnent par effet tunnel et non pas par effet Schottky. Les résultats des mesures électriques montrent que l’abaissement de la température de fabrication de 1050°C (HT) à 600°C (LT) ne dégrade pas les propriétés des TFETs. Néanmoins, les dispositifs réalisés à basse température montrent un courant de drain et de fuite plus élevés et une tension de seuil différente par rapport aux HT TFETs. Ces phénomènes ne peuvent pas être expliqués par le mécanisme d’effet tunnel. Le courant de pompage de charges révèle une densité d’états d’interface plus grande à l’interface oxide/Si pour les dispositifs LT que dans les TFETs HT pour les zones actives étroites. Par ailleurs, une analyse de bruit basse fréquence permet de mieux comprendre la nature des pièges dans les TFETs LT et HT. Dans les TFETs réalisés à basse température nous avons mis en évidence une concentration en défauts non uniforme à l’interface oxide/Si et à la jonction tunnel qui cause un effet tunnel assisté par piège (TAT). Ce courant TAT est responsable de la dégradation de la pente sous seuil. Ce résultat montre la direction à suivre pour optimiser ces structures, à savoir une épitaxie de très haute qualité et une optimisation fine des jonctions. Finalement, nous avons proposé de nouvelles architectures innovatrices de transistors à effet tunnel. L’étude de simulation TCAD montre que l’extension de la jonction tunnel dans le canal augmente la surface de la région qui engendre le courant BTBT. Une fine couche dopée avec une dose ultra-haute en bore pourrait permettre l’obtention à la fois d’une pente sous le seuil faible et un fort courant ON pour le TFET. / This thesis presents a study of FDSOI Tunnel FETs (TFETs) from planar to trigate/nanowire structures. For the first time we report functional “Low-Temperature” (LT) TFETs fabricated with low-thermal budget (630°C) process flow, specifically designed for top tier devices in 3D sequential integration. “Dual IDVDS” method confirms that these devices are real TFETs and not Schottky FETs. Electrical characterization shows that LT TFETs performance is comparable with “High-Temperature” (HT) TFETs (1050°C). However, LT TFETs exhibit ON-current enhancement, OFF-current degradation and VTH shift with respect to HT TFETs that cannot be explained via BTBT mechanism. Charge pumping measurements reveal a higher defect density at the top silicon/oxide interface for geometries with narrow widths in LT than HT TFETs. In addition, low-frequency noise analyses shed some light on the nature of these defects. In LT TFETs, we determined a non-uniform distribution of defects at the top surface and also at the tunneling junction that causes trap-assisted tunneling (TAT). TAT is responsible of the current generation that degrades the subthreshold swing. This indicates the tight requirements for quality epitaxy growth and junction optimization in TFETs. Finally, we proposed novel TFET architectures. TCAD study shows that the extension of the source into the body region provides vertical BTBT and a larger tunneling surface. Ultra-thin heavily doped boron layers could allow the possibility to obtain simultaneously a good ON-current and sub-thermal subthreshold slope in TFETs.

L’imagerie multispectrale permet d’améliorer la détection et la reconnaissance de cibles dans les applications de surveillance. Elle consiste à analyser des images de la même scène acquises simultanément dans plusieurs bandes spectrales grâce à un filtrage. Cette thèse étudie la possibilité de réaliser une matrice de 4 filtres Fabry Pérot (FP) intégrés 3D et ajustables par actionnement électrostatique dans le domaine visible-proche infrarouge. Les miroirs fixes des filtres FP sont des multicouches ZnS/YF₃ déposés sur un wafer de borosilicate, et les miroirs mobiles sont des membranes multicouches PECVD SiNH/SiOH encastrées sur une structure mobile très compacte micro-usinée dans un wafer en silicium. Les performances optiques des filtres FP ont été optimisées en prenant en compte la dissymétrie et le déphasage à la réflexion des miroirs. La structure mobile a été modélisée par éléments finis pour minimiser ses déformations lors de l’actionnement. Les étapes critiques des procédés de fabrication des miroirs mobiles en technologie Si ou SOI ont été mises au point : i) la fabrication et la libération par gravures profondes DRIE et XeF₂ des membranes multicouches avec une contrainte résiduelle ajustée par recuit et une réflectance voisine de 50% dans une large gamme spectrale, ii) le contrôle des vitesse de la gravure DRIE avec des motifs temporaires permettant la gravure simultanée de motifs de largeur et de profondeur variables, et iii) la délimitation de motifs sur surfaces fortement structurées à l’aide de pochoirs alignés mécaniquement ou de films secs photosensibles. Ces travaux ouvrent la voie vers une réalisation complète d’une matrice de filtres FP intégrés 3D. / Multispectral imaging is used to improve target detection and identification in monitoring applications. It consists in analyzing images of the same scene simultaneously recorded in several spectral bands owing to a filtering. This thesis investigates the possibility to realize, an array of four 3D integrated Fabry-Perot (FP) filters that are tunable in the visible-near infrared range by electrostatic actuation. The fixed mirrors of the FP filters are ZnS/YF₃ multilayers deposited on a borosilicate wafer, and the movable mirrors are PECVD SiNH/SiOH multilayer membranes clamped in a very compact movable structure micromachined in a Si wafer. A 3rd glass wafer is used for filters packaging. Optical performances of the FP filters have been optimized by taking into account the asymmetry and the reflection phase shift of the mirrors and the mobile structure has been modeled by finite elements analysis notably to minimize its deformation during actuation. The critical steps of the movable mirrors fabrication process in Si or SOI technology have been developed : i) the fabrication and the release by DRIE and XeF₂ etching of 8 or 12 layers membranes with a residual stress tunable by annealing and a reflectance close to 50% in broad wavelength range (570-900nm), ii) the control with temporary patterns of the simultaneous deep etching of patterns with different widths and depths, and iv) various patterning techniques on highly structured surfaces based on shadow masks (with mechanical alignment) or laminated photosensitive dry films. These results open the way towards the full realization of an array of 3D integrated FP filters.

L'imagerie multispectrale permet d'améliorer la détection et la reconnaissance de cibles dans les applications de surveillance. Elle consiste à analyser des images de la même scène acquises simultanément dans plusieurs bandes spectrales grâce à un filtrage. Cette thèse étudie la possibilité de réaliser une matrice de 4 filtres Fabry Pérot (FP) intégrés 3D et ajustables par actionnement électrostatique dans le domaine visible-proche infrarouge. Les miroirs fixes des filtres FP sont des multicouches ZnS/YF₃ déposés sur un wafer de borosilicate, et les miroirs mobiles sont des membranes multicouches PECVD SiNH/SiOH encastrées sur une structure mobile très compacte micro-usinée dans un wafer en silicium. Les performances optiques des filtres FP ont été optimisées en prenant en compte la dissymétrie et le déphasage à la réflexion des miroirs. La structure mobile a été modélisée par éléments finis pour minimiser ses déformations lors de l'actionnement. Les étapes critiques des procédés de fabrication des miroirs mobiles en technologie Si ou SOI ont été mises au point : i) la fabrication et la libération par gravures profondes DRIE et XeF₂ des membranes multicouches avec une contrainte résiduelle ajustée par recuit et une réflectance voisine de 50% dans une large gamme spectrale, ii) le contrôle des vitesse de la gravure DRIE avec des motifs temporaires permettant la gravure simultanée de motifs de largeur et de profondeur variables, et iii) la délimitation de motifs sur surfaces fortement structurées à l'aide de pochoirs alignés mécaniquement ou de films secs photosensibles. Ces travaux ouvrent la voie vers une réalisation complète d'une matrice de filtres FP intégrés 3D.

Le Groupe de Recherche en Appareillage Médical de Sherbrooke (GRAMS) travaille actuellement sur un programme de recherche portant sur des photodiodes à avalanche monophotoniques (PAMP) opérées en mode Geiger en vue d'une application à la tomographie d’émission par positrons (TEP). Pour opérer dans ce mode, la PAMP, ou SPAD selon l’acronyme anglais (Single Photon Avalanche Diode), requiert un circuit d'étouffement (CE) pour, d’une part, arrêter l’avalanche pouvant causer sa destruction et, d’autre part, la réinitialiser en mode d’attente d’un nouveau photon. Le rôle de ce CE comprend également une électronique de communication vers les étages de traitement avancé de signaux. La performance temporelle optimale du CE est réalisée lorsqu’il est juxtaposé à la PAMP. Cependant, cela entraîne une réduction de la surface photosensible ; un élément crucial en imagerie. L’intégration 3D, à base d'interconnexions verticales, offr une solution élégante et performante à cette problématique par l’empilement de circuits intégrés possédant différentes fonctions (PAMP, CE et traitement avancé de signaux). Dans l’approche proposée, des circuits d’étouffement de 50 [mu]m x 50 [mu]m réalisés sur une technologie CMOS 130 nm 3D Tezzaron, contenant chacun 112 transistors, sont matricés afin de correspondre à une matrice de PAMP localisée sur une couche électronique supérieure. Chaque circuit d'étouffement possède une gigue temporelle de 7,47 ps RMS selon des simulations faites avec le logiciel Cadence. Le CE a la flexibilité d'ajuster les temps d'étouffement et de recharge pour la PAMP tout en présentant une faible consommation de puissance ( ~ 0,33 mW à 33 Mcps). La conception du PAMP nécessite de supporter des tensions supérieures aux 3,3 V de la technologie. Pour répondre à ce problème, des transistors à drain étendu (DEMOS) ont été réalisés. En raison de retards de production par les fabricants, les circuits n’ont pu être testés physiquement par des mesures. Les résultats de ce mémoire sont par conséquent basés sur des résultats de simulations avec le logiciel Cadence.

La diminution de la longueur de grille des transistors a été le moteur essentiel de l’évolution des circuits intégrés microélectroniques ces dernières décennies. Toutefois, cette évolution des circuits microélectroniques a entrainé une densification des lignes d’interconnexion, donc la génération de fortes pertes, des ralentissements et de la diaphonie sur les signaux transmis, ainsi qu’une augmentation de l’impédance parasite des interconnexions. Cette dernière est néfaste pour l’intégrité de l’alimentation des composants actifs présents dans le circuit. Son augmentation multiplie le risque d’apparition d’erreurs numériques conduisant au dysfonctionnement d’un système. Il est donc nécessaire de réduire l’impédance sur le réseau d’alimentation des circuits intégrés. Pour ce faire, les condensateurs de découplage sont utilisés et placés hiérarchiquement à différents étages des circuits et dans leur intégralité (PCB, package, interposeur, puce).Ces travaux de doctorat s’inscrivent dans le cadre des développements récents des nouvelles solutions d’intégration 3D en microélectronique et ils portent sur l’étude de nouvelles architectures de capacités 3D, très intégrées et à fortes valeurs (>1 nF), élaborées en profondeur dans l’interposeur silicium. Ces composants, inspirés des architectures de via traversant le silicium (TSV, Through Silicon Via), sont nommées Through Silicon Capacitors (TSC). Ils constituent un élément clef pour l’amélioration des performances des alimentations des circuits intégrés car elles pourront réduire efficacement la consommation des circuits grâce à cette intégration directe de composants passifs dans l’interposeur silicium qui sert d’étage d’accueil des puces. Ces composants tridimensionnels permettent en effet d’atteindre de grandes densités de capacité de 35 nF/mm². Les enjeux sont stratégiques pour des applications embarquées et à haut débit et plus généralement dans un environnement économique et sociétal conscient de nos limites énergétiques. De plus ces condensateurs de découplage doivent fonctionner à des fréquences atteignant 2 GHz, voire 4 GHz, qui tendent à maximiser les effets parasites préjudiciables aux performances énergétiques des alimentations. Ceci est rendu possible par l’optimisation de leur intégration et l’utilisation de couches de cuivre avec, une bonne conductivité supérieure à 45 MS/m, comme électrodes.Les technologies d’élaboration des condensateurs TSC ont été développées au sein du CEA-LETI et de STMicroelectronics. Leur comportement électrique restait jusqu’alors mal connu et leurs performances difficiles à quantifier. Les études menées dans cette thèse consistaient à modéliser ces nouveaux composants en prenant en compte les paramètres matériaux et géométriques afin de connaitre les effets parasites. Les modèles électriques établis ont été confrontés à des caractérisations électriques effectuées sur une large bande de fréquence (du DC à 40 GHz). Ainsi ce travail a permis d’optimiser une architecture de capacité et leur intégration dans un réseau d’alimentation d’un circuit intégré 3D a pu montrer leur efficacité pour des opérations de découplage. / The decrease of transistor’s gate length was the key driver of the development of microelectronic integrated circuits in recent decades. However, this development of microelectronic circuits has led to a greater density of interconnection lines, generating high losses, slowdowns and crosstalk on the transmitted signals, and an increase of the parasitic impedance of interconnections lines. The latter is detrimental to the power integrity of the active components in the circuit. Its increase increases the risk of developing numerical errors leading to a system’s malfunction. It is therefore necessary to reduce the impedance of the power distribution network of integrated circuits. To do this, the decoupling capacitors are used and placed hierarchically on different floors of the circuits and in their entirety (PCB, package, interposer, chip).These doctoral works are in the context of recent developments in new 3D integration solutions in microelectronics and they carry on studying new 3D capacitors, highly integrated, presenting high capacitance values (> 1 nF), and developed by using the depth of silicon interposeur level. Inspired from the Through Silicon Vias (TSV), these newly developed 3D capacitors are named Through Silicon Capacitors (TSC). They are a key element for improving the performance of the power integrated circuits because they can efficiently reduce the consumption of circuits thanks to their direct integration in silicon interposer which is used to stack chips. These 3D components allow tor reach high capacitance density up to 35 nF/mm². The issues are strategic for high speed embedded applications and more generally in an economic and societal environment aware of our energy limits. Moreover these decoupling capacitors must operate at frequencies up to 2 GHz or 4 GHz, which tend to maximize the parasitic effects which affect the energy efficiency of power distribution networks. This is made possible by optimizing their integration and by the use of copper layers with a good conductivity higher than 45 MS / m conductivity as electrodes.The technologies used to fabricate the TSC are developed by CEA-LETI and STMicroelectronics. The electrical behavior of those TSC remained hitherto little known and their performances difficult to quantify. The studies conducted in this thesis were to model these new components by taking into account the material and geometrical parameters in order to know the parasitic effects. The established electrical models have faced electrical characterizations carried out over a wide frequency range (DC to 40 GHz). This work allow to optimize the TSC architecture and their integration in a power distribution network (Power Distribution Network - NDS) prove that they are good candidate for decoupling operations.