Depuis plus de 50 ans, l'industrie de la microélectronique ne cesse d'évoluer afin de répondre à la demande d'augmentation des performances ainsi que des fonctionnalités des composants, tout en diminuant les tailles et les prix des produits. Cela est obtenu à ce jour principalement par la réduction des dimensions des composants électroniques. Cependant les dimensions actuelles des transistors atteignent une limitation physique et de nombreux effets parasites émergent. Il devient évident que dans un avenir très proche cet axe de développement ne sera plus envisageable. L'intégration tridimensionnelle apparaît alors comme une solution très prometteuse face à cette problématique de miniaturisation. Cette architecture permet la réalisation de composants plus performants tout en augmentant les fonctionnalités de ces derniers. Son concept consiste à empiler différents circuits de natures éventuellement différentes puis de les interconnecter électriquement à l'aide de connexions verticales. Le collage direct métallique permet en ce sens d'assembler mécaniquement et électriquement deux circuits l'un sur l'autre. Le but de ce travail de thèse est d'étudier le comportement électrique du procédé de collage direct métallique avant de l'intégrer dans un composant actif. On retrouve dans la première partie de ces travaux, la description du jeu de masque ainsi que les intégrations technologiques utilisées, pour réaliser les démonstrateurs 3D permettant les différentes caractérisations électriques de ces interconnexions métalliques. L'évolution de la résistance spécifique de l'interface de collage a été investiguée en fonction de la température de recuit. Puis, la fiabilité électrique de ces interconnexions a été étudiée en analysant leurs comportements face aux risques de dégradation induits par électromigration ou sous contrainte thermique. Des études physico-chimiques ont permis d'analyser les défaillances et de proposer des mécanismes. Pour finir, dans une dernière partie, les étapes technologiques nécessaires à une intégration 3D haute densité type puce à plaque ont été développées et caractérisées.

Le but de cette thèse est de réaliser et d'étudier les propriétés électroniques d'un transistor à canal nanofil monocristallin à base de Si/SiGe (voir figure), élaboré par croissance CVD-VLS, à grille enrobante ou semi-enrobante en exploitant une filière technologique compatible CMOS. Ces transistors vont nous permettre d'augmenter la densité d'intégration et de réaliser de nouvelles fonctionnalités (par exemple : des interconnections reconfigurables) dans les zones froides d'un circuit intégré. La thèse proposée se déroulera dans le cadre d'une collaboration entre le laboratoire LTM-CNRS et le laboratoire SiNaPS du CEA/INAC/SP2M et utilisera la Plateforme Technologique Amont (PTA) au sein du pôle MINATEC.

La fabrication des dispositifs en microélectronique implique aujourd’hui une architecture tridimensionnelle : « l’intégration 3D ». La mise en œuvre de cette technologie peut être limitée par des questions d’intégrité mécanique des dispositifs durant les processus de fabrication. En effet, déposer plusieurs couches aux propriétés thermomécaniques distinctes et à différentes températures ou amincir le substrat de silicium pour réaliser des interconnexions sont autant d’étapes à contrôler pour prévenir des décohésions le long d’interfaces, des distorsions des wafers ou encore des contraintes induites trop grandes et garantir la fiabilité des composants.Dans ce travail nous avons abordé ces questions en considérant des dépôts de nature diverse (métallique, oxyde ou polymère) pour lesquels une réponse thermoélastique est considérée, dépendant de la température le cas échéant. Un modèle semi-analytique « Sigmapps », exploitable en salle blanche, a été développé pour prédire la déformée induite au cours des procédés de dépôt et prédire les contraintes induites dans chaque couche, permettant également d’identifier les propriétés thermoélastique d’une couche dans le cadre d’une « approche inverse ». Dans ce cas, des mesures expérimentales sont nécessaires et ont été menées au LETI. Dans une deuxième partie, nous avons étudié le phénomène d’instabilité d’une structure multicouche, comportant des contraintes internes. Ici, le chargement thermique d’un bicouche a été considéré comme « cas d’étude » et nous nous sommes attachés à prédire la température pour laquelle une instabilité apparaissait jusqu’à la prédiction de l’état « post-critique ». Là aussi, l’approche est semi-analytique pour garantir son utilisation, simple, en environnement de salle blanche. Le problème de la criticité d’un dépôt sur la stabilité d’un wafer peut également être abordé. Il est ainsi possible d’orienter le choix des matériaux à intégrer et leurs épaisseurs pour garantir l’intégrité des dispositifs et optimiser les séquences de fabrication. / The fabrication of devices in microelectronics today involves a three-dimensional architecture: "3D integration". The implementation of this technology may be limited by issues of mechanical integrity of the devices during manufacturing processes. Indeed, the deposit of several layers with distinct thermomechanical properties and at different temperatures or thinning the silicon substrate to achieve interconnections are all steps to control in order to prevent decohesions along interfaces, distortions of wafers or too high induced stresses and to guarantee the reliability of the components.In this work we have approached these questions by considering deposits of various nature (metal, oxide or polymer) for which a thermoelastic response is considered, depending on the temperature if necessary. A semi-analytical model "Sigmapps", exploitable in a clean room, was developed to predict the deformation induced during the deposition processes and to predict the stresses induced in each layer, also enabling the identification of thermoelastic properties of a layer by "reverse approach". In this case, experimental measurements are necessary and were conducted at LETI. In a second part, we studied the phenomenon of instability of a multilayer structure, including internal stresses. Here, the thermal loading of a bilayer has been considered as a "case study" and we have predicted the temperature at which instability appeared until the prediction of the "post-critical" state. Here too, the approach is semi-analytical to ensure its simple use in a clean room environment. The problem of the criticality of a deposit on the stability of a wafer can also be addressed. It is thus possible to orient the choice of materials to be integrated and their thicknesses to guarantee the integrity of the devices and to optimize the production sequences.

Lors de l'assemblage de wafers par adhésion moléculaire, un mince film d'air est piégé entre les deux wafers, créant ainsi un système fluide/structure couplé.La qualité finale de l'assemblage dépend fortement de la dynamique de ce système.L'initiation et la propagation du collage ont été étudiées, en régime transitoire, en utilisant un modèle de plaques minces couplée avec l'équation de Reynolds. La résolution numérique de l'équation, ainsi que la mesure optique du déplacement vertical de la plaquette durant le collage, nous a permis de valider le modèle et de mieux comprendre la dynamique du collage.Dans la continuité de cette étude, nous avons proposé une expression analytique de la courbure finale de l'assemblage en fonction des forces en jeu pendant le collage, ceci en utilisant à nouveau la théorie des plaques minces et en considérant l'exitence d'un saut de déformation transverse le long de l'interface collée.Ce modèle a été validé par une expérience, impliquant le collage de wafers d'épaisseur différentes et en prenant soin de contrôler l'ensemble des forces agissant sur ces wafers. Nous observons une influence importante du film d'air sur la forme finale des wafers.En complément, un modèle du travail d'adhésion a été développé prenant en compte, à la fois, la rugosité d'interface et la quantité d'eau adsorbée. La différence de répartition de l'eau à l'interface de collage, nous permet d'expliquer les résultats expérimentaux montrant des valeurs d'énergie de séparation supérieure à celle de l'adhésion.Enfin, nous proposons une nouvelle méthode de mesure du travail d'adhésion pour la géométrie entière des wafers, utilisant la mesure de la taille d'une bulle cylindrique intentionnellement créée, par un petit objet, à l'interface de collage. / The direct wafer bonding process involves a coupled physical system, formed by the elastic deformation of the wafers and a thin layer of fluid trapped in-between the two wafers.Dynamics of the system during the contacting step has many practical consequences on the quality of the assembled stack.A model for the bonding dynamics is formulated using the thin plate theory and the Reynolds equation. The transient equation is solved numerically, allowing to study both the initiation and the propagation of the bonding. The model is supported by the measurement of the vertical movement of the wafer during the bonding, using an original setup involving optical sensors.Subsequently, an analytical model for the final curvature of the bonded stack is derived, as a function of the different load components acting on the wafers during the bonding, using the thin plate theory and by considering a transverse strain discontinuity locked at the bonding interface.Experimental validation is performing using two different wafer thicknesses. The measured bonded wafer profiles are well described by the model.In addition, a model for the work of adhesion is developed, taking into account both the interface roughness and the amount of adsorbed water.The interface energy controlling the adhesion is found different than for the separation because of the different distribution of water along the interface, in agreement with the experimental observations. At last, a new method to accurately measure the work of adhesion for the entire wafers geometry is proposed, using an elongated bubble intentionally created at the bonding interface and by measuring the induced wafer deflection.

L'intégration 3D fait actuellement figure d'alternative potentielle à la simple réduction des dimensions pour maintenir l'augmentation de la densité des circuits intégrés, principal moteur de l'industrie microélectronique depuis 40 ans. Cette thèse porte sur l'intégration à trois dimensions séquentielle où les transistors des différents niveaux sont fabriqués les uns après les autres sur un même substrat. La difficulté majeure de ce type d'intégration est la réalisation des niveaux de transistors supérieurs à bas budget thermique afin de préserver le niveau de transistor inférieur de toute dégradation. Dans cette thèse nous démontrons des cellules 3D fonctionnelles (inverseurs, SRAM) à cheval sur les deux niveaux. Plusieurs originalités par rapport à l'état de l'art, tel que : le développement de la brique siliciuration stable en température pour le FET inférieur, la réalisation de la zone active supérieur via un transfert par collage moléculaire et le développement de FET supérieur à bas budget thermique inférieur à 650°C sont démontrées Une deuxième partie de la thèse est consacrée à l'identification des applications de cette intégration. Dans le cas d'applications logiques, nous analysons conjointement les perspectives de gain en densité, performance et coût. D'autres applications comme les mémoires SRAMs, FLASH et les imageurs faiblement miniaturisés apparaissent comme des marchés potentiels pour cette intégration. L'intérêt de l'utilisation du couplage entre les transistors empilés permettant de modifier dynamiquement la tension de seuil du transistor supérieur est démontré par la conception de cellules SRAMs à stabilité améliorée.

Cette thèse s'inscrit dans le contexte de l'intégration tridimensionnelle des dispositifs électroniques. Parmi les différentes techniques permettant d'assembler à la fois mécaniquement et électriquement les puces empilées, le collage direct de surfaces mixtes Cu-SiO2 représente l'option la plus prometteuse à ce jour. En effet, cette méthode permet d'atteindre la densité d'interconnexions de 106/cm² visée par l'industrie, tout en offrant une faible résistivité de contact et une excellente fiabilité. L'objectif de ce travail est de démontrer la compatibilité du procédé de collage direct hybride Cu-SiO2 avec des intégrations et des architectures proches de circuits réels. Dans ce but, des véhicules de tests intégrant des structures de cuivre à deux et quatre niveaux d'interconnexions ont été conçus spécifiquement. De plus, des simulations par éléments finis du procédé collage direct ont été développées au sein du logiciel Abaqus. Dans un premier temps, le procédé de collage direct puce-à-plaque en 200 et 300 mm est validé. Des caractérisations morphologiques et électriques montrent que cette méthode d'assemblage ne dégrade pas l'intégrité et les performances de structures de tests à deux niveaux par rapport à une intégration plaque-à-plaque. Par ailleurs, des tests de cyclage thermique confirment l'excellente robustesse mécanique des empilements. La deuxième partie de cette thèse s'intéresse à la caractérisation de la morphologie, des performances électriques et de la fiabilité de structures de tests à quatre niveaux d'interconnexions. Dans ce cas, l'architecture plaque-à-plaque en 200 mm des véhicules de tests se veut proche d'une intégration industrielle. Les diverses observations par microscopie électronique à balayage et en transmission indiquent une excellente qualité de collage des interfaces Cu/Cu et SiO2/SiO2. Par ailleurs, les mécanismes de formation des cavités nanométriques à l'interface Cu/Cu et le phénomène de diffusion du cuivre dans la silice sont investigués. Les caractérisations électriques révèlent des rendements de fonctionnement supérieurs à 95 % ainsi que des écarts types inférieurs à 3 % après recuit à 200 ou 400 °C. Enfin, les études de fiabilité incluant des tests de stockage en chaleur humide, de cyclage thermique, de stockage en température et d'électromigration attestent de la résistance à la corrosion et de la robustesse mécanique de cette intégration. Pour finir, les simulations par éléments finis indiquent que les interactions cohésives à l'interface de collage, combinées à la dilatation thermique du cuivre pendant le recuit, assistent significativement le processus de collage de surfaces de cuivre incurvées par sur-polissage. En outre, la déformation plastique macroscopique du cuivre semble avoir un effet néfaste sur le processus de scellement en freinant la propagation de l'onde de collage. / The context of this work is the three-dimensional integration of electronic devices. Among the various techniques allowing to assemble both mechanically and electrically stacked chips, the direct bonding of Cu-SiO2 mixed surfaces is the most promising option to date. Thanks to this method, the interconnection density of 106/cm² aimed by the industry is achievable, while providing a low contact resistivity and excellent reliability. The objective of this study is to demonstrate the compatibility of the direct hybrid bonding Cu-SiO2 process with integrations and architectures that mimic real circuits. For this purpose, test vehicles incorporating two-layer and four-layer copper test structures have been specifically designed. Furthermore, finite element simulations of the direct bonding process have been developed within the Abaqus software. First, the 200 and 300 mm chip-to-wafer direct bonding process is validated. Morphological and electrical characterizations show that this stacking method does not deteriorate the integrity and performances of two-layer test structures with respect to a wafer-to-wafer integration. Furthermore, thermal cycling tests confirm the excellent mechanical strength of the bonded dies. The second part of this work focuses on morphological, electrical and reliability characterizations of four-layer test structures. In this case, the 200 mm wafer-to-wafer architecture of the test vehicles is close to an industrial integration. The various observations conducted with scanning and transmission electron microscopy indicate an excellent bonding quality of Cu/Cu and SiO2/SiO2 interfaces. Furthermore, the formation mechanisms of cavities at the Cu/Cu interface and the copper diffusion phenomenon in the silica are investigated. Electrical characterizations show functional yields above 95 % and standard deviations below 3 % after annealing at 200 or 400 °C. Finally, reliability studies including unbiased HAST, thermal cycling, temperature storage and électromigration test prove the resistance to corrosion and the mechanical robustness of this integration. Finally, the finite element simulations indicate that the cohesive interactions at the bonding interface, combined with the thermal expansion of the copper during the annealing, significantly assist the bonding process of copper surfaces with a dishing effect. In addition, the macroscopic plastic deformation of the copper appears to have a detrimental effect on the sealing of the interface by slowing the propagation of the bonding wave.

La miniaturisation nécessaire à l'accroissement des performances des composants microélectroniques est en passe d'atteindre ses limites. Ainsi, une nouvelle approche dite " intégration 3D " semble prometteuse pour outrepasser les limitations observées. Cette nouvelle intégration consiste à empiler les différentes puces qui sont reliées entre elles par des vias appelées Through Silicon Vias (TSV). L'une des clés pour la réalisation de circuits en 3 dimensions est la métallisation des TSVs. Cette dernière nécessite les dépôts d'une barrière et d'une couche d'accroche qui sert à initier le remplissage par électrolyse. Ces travaux s'intéressent plus spécifiquement à la réalisation de la couche d'accroche et au remplissage des TSVs.La couche d'accroche est généralement déposée par pulvérisation, ce qui ne permet pas d'obtenir une couverture de marche satisfaisante pour la réalisation du remplissage. Cette étude propose une solution électrolytique appelée SLE (Seed Layer Enhancement) qui permet de restaurer la continuité de la couche d'accroche déposée par PVD. L'application de ce procédé associé à un traitement de désoxydation de la surface permet l'optimisation de la nucléation du cuivre et donc la réalisation d'une couche de cuivre continue et conforme. Le procédé SLE a été intégré à la séquence de métallisation et a démontré sa capacité à initier un remplissage superconforme. De plus, des tests électriques ont confirmé l'efficacité du procédé SLE une fois intégré. Ces expériences ont ouvert la voie à l'étude du dépôt électrolytique de cuivre direct sur la barrière à la diffusion du cuivre, c'est le procédé Direct On Barrier. Les premiers résultats ont permis de démontrer la possibilité de déposer une couche de cuivre conforme sur des barrières résistives. Le second volet de ces travaux s'intéresse au remplissage par électrolyse des TSVs. Dans ce but, deux électrolytes (d'ancienne et de nouvelle génération) ont été considérés. L'effet des additifs sur le dépôt et leurs actions sur le remplissage superconforme ont été étudiés par voltampérométrie et chronopotentiométrie pour chacune des solutions. Ces analyses ont permis de monter deux mécanismes de remplissage différents principalement dû à l'action de l'additif inhibiteur durant l'électrolyse. Contrairement au cas de l'électrolyte d'ancienne génération inspiré des procédés pour le damascène, l'inhibiteur de l'électrolyte de nouvelle génération s'adsorbe fortement et irréversiblement à la surface du cuivre. Il bloque efficacement la croissance sur les flancs et le haut des TSVs, sans toutefois pouvoir contrarier l'action de l'accélérateur en fond de motif.

Avec l'augmentation de la densité de fonctionnalités dans les différents circuits intégrés nous entourant, l'intégration 3D (empilement des puces) devient incontournable. L'un des point-clés d'une telle intégration est la métallisation des vias traversant (TSV, Through Silicon Via) reliant deux puces entre-elles : ces TSV ont des facteurs de forme de plus en plus agressifs, pouvant dépasser 20. Les dépôts des couches barrière à la diffusion du cuivre et d'accroche pour le dépôt électrolytique du cuivre étant actuellement réalisées par dépôt physique en phase vapeur, ceux-ci sont limités en termes de conformité et de facteur de forme. Le travail de cette thèse porte sur le développement du dépôt de couches atomiques (ALD, Atomic Layer Deposition) de cuivre et de nitrure de tantale afin de résoudre les problèmes énoncés lors de la métallisation de TSV. Les précurseurs de cuivre étant actuellement mal connus, différents précurseurs ont été dans un premier temps évalués, afin de sélectionner celui répondant au cahier des charges précis de notre étude. Nous nous sommes par la suite attachés à l'étudier selon deux axes : d'abord en examinant ses propriétés thermodynamiques afin de mieux appréhender les réactions de dépôt, puis lors d'élaboration de films de cuivre sur différents substrats et à différentes conditions afin d'optimiser le procédé d'élaboration de films mince de cuivre. Dans un second temps, nous nous sommes attachés à l'étude d'un précurseur de tantale pour la réalisation de couches barrière à la diffusion. Celui-ci a été étudié en ALD, afin de proposer à l'industrie microélectronique un procédé de dépôt de couches barrière et d'accroche optimisé. Pour finir, nous avons vérifié que l'ALD permet le dépôt conforme dans des TSV à haut facteur de forme, et que les films obtenus ont les propriétés correspondant au cahier des charges de l'industrie la microélectronique.

Ce projet de thèse aborde la question de l’intégration hétérogène de nanofils interconnectés sur des puces microélectroniques à destination de dispositifs de type MEMS et NEMS. Ces dispositifs visent à adresser la problématique globale qu’est le « More than Moore », c’est-à-dire la transformation des filières CMOS classiques pour permettre le développement de nouveaux micro et nano-composants intégrés.En particulier, ces dernières années, une variété de dispositifs à base de nanomatériaux ont vu le jour, conférant à des dispositifs de type micro-actionneurs et micro-capteurs de nouvelles fonctionnalités et/ou des performances accrues, e.g. en termes de résolution, sensibilité, sélectivité. Nous nous intéresserons ici à un certain type de nanostructures, les nanofils d’oxyde de zinc (ZnO), qui ont surtout été utilisés pour concevoir des dispositifs dont le principe de fonctionnement exploite l’effet piézoélectrique, souvent astucieusement combiné avec leurs propriétés semiconductrices. En effet, sous l’effet d’une contrainte mécanique ou d’un déplacement, les nanofils piézoélectriques génèrent un potentiel électrique (piézopotentiel). Si, en outre, les nanofils sont semiconducteurs, le piézopotentiel peut être utilisé pour contrôler un courant externe en fonction de la contrainte mécanique imposée au nanofil (effet piézotronique). L’avantage d’utiliser des nanostructures unidimensionnelles réside dans la modularité de leurs propriétés mécaniques et piézoélectriques en comparaison avec le matériau massif. Par ailleurs, leur intégration est aujourd’hui possible par des voies de croissance compatibles avec les procédés microélectroniques (CMOS/MEMS). Toutes ces considérations rendent possibles la conception de dispositifs très haute performance combinant la faible dimension des éléments fonctionnels (et donc une forte densité d’intégration synonyme de haute résolution spatiale) et leur sensibilité à des phénomènes d’échelle nanoscopique.Dans ce projet de thèse, on adoptera une vision très technologique de la conception de capteurs matriciels à base de nanofils piézoélectriques verticaux en ZnO. S’appuyant sur la prédiction des performances théoriques et la levée des verrous technologiques associés à la conception et la fabrication du capteur, cette étude s’attache à fournir des prototypes faisant la preuve de concept de ces dispositifs haute performance. Dans un premier temps, la réflexion s’articule autour de modèles multi-physiques par éléments finis (FEM) de la réponse piézoélectrique d’un seul nanofil en flexion, modèle que nous avons fait évoluer vers des pixels complets représentatifs d’un nanofil interconnecté dans une matrice. Sur la base de ces considérations, nous avons imaginé des moyens de caractérisation de la réponse piézoélectrique d’un fil, puis d’un pixel. Le banc de caractérisation mis en place a mis en évidence la complexité d’une mesure piézoélectrique systématique, calibrée et décorrélée des éléments environnants du pixel. Des solutions technologiques adéquates ont pu être imaginées et mises en œuvre à travers la réalisation de pixels élémentaires caractérisables et dont la réponse piézoélectrique peut être prédite théoriquement.Cette réalisation a fait appel à un développement en plusieurs étapes, incluant la croissance par voie chimique des nanofils en ZnO, puis la conception de la matrice d’électrodes contactant individuellement les nanofils. La première se découpe en deux étapes : d’abord le choix d’une couche de germination favorisant la croissance sur puce silicium et compatible avec les procédés de salle blanche ; ensuite le développement d’un procédé de croissance permettant la localisation des nanofils au sein d’une matrice d’électrodes. La seconde moitié du travail de fabrication a consisté à définir et à optimiser l’empilement technologique respectant toutes les considérations abordées jusqu’alors, et à définir les procédés technologiques aboutissant à la fabrication de la matrice finale. / This thesis project deals with the question of heterogeneous integration of interconnected nanowires on microelectronics chips in a view to MEMS and NEMS type devices. These devices aim to address the global problematic of “More than Moore”, that is the transformation of classical CMOS microelectronics processes to enable the development of new integrated micro and nanocomponents.In particular, over the past few years, a variety of nanomaterial-based devices have arisen, revealing micro-actuators and micro-sensors with new functionalities and/or improved performances, e.g. in terms of resolution, sensitivity, selectivity. Here we will focus on a certain type of nanostructures, Zinc Oxide (ZnO) nanowires, which have mostly been used so far to design devices whose working principle exploits the piezoelectric effect, often judiciously combined with their semiconducting properties. Indeed, when submitted to a mechanical constraint or displacement, piezoelectric nanowires generate an electrical potential (piezopotential). If, in addition to this, nanowires are also semiconducting, the piezopotential can be exploited to control an external current as a function of the mechanical constraint imposed to the nanowire (piezotronic effect). The advantage of using one-dimensional nanostructures lies into the modularity of both their mechanical and piezoelectric properties, in comparison with the bulk material. Moreover, their integration is now possible thanks to growth processes compatible with microelectronic processes (CMOS/MEMS). All these considerations make it possible to design very high performance devices combining the very small dimension of their functional unit elements (hence a high integration density which implies a high spatial resolution) and their sensitivity to nanoscale phenomena.In this project, we will adopt a very technology-oriented vision of the design of vertically-aligned ZnO-piezoelectric-nanowire matrix-type sensors. Relying on theoretical performance predictions and technological choices to solve device design and fabrication issues, this study aims to produce proof-of-concept prototypes of these high performance devices. First of all, the design process is elaborated based on finite element multiphysics models (FEM) of the piezoelectric response of a single bent nanowire, which we upgraded towards complete pixels, representative of an interconnected nanowire within a matrix. Following these considerations, we have imagined means of characterization of the piezoelectric response of a wire, then of a pixel. The implemented characterization experiment highlighted the complexity of carrying out a systematic, calibrated piezoelectric measurement, decorrelated from the environment of the pixel. Adequate technological solutions could then be implemented through the fabrication of elementary pixels suitable for characterization and whose piezoelectric response could be predictively modeled.This technological part of the work encompassed several development stages, including the chemical growth of ZnO nanowires and the design of the electrode matrix contacting the nanowires individually. The former splits into two steps: first choosing a clean-room compatible seed layer which will favor growth on a Silicon chip; secondly developing a selective growth process enabling the localization of nanowires within a predefined matrix of electrodes. The second part of the fabrication work focused on defining and optimizing the technological stack with respect to all the above mentioned considerations, and implementing the technological processes yielding the final targeted matrix.

Fabriquer des dispositifs microélectroniques en utilisant des technologies d'intégration 3D nécessite une connaissance approfondie des problématiques mécaniques. En effet, les matériaux intégrés ont des propriétés thermomécaniques variées et sont déposés en couches minces sur un substrat aminci afin de pouvoir réaliser les interconnexions. Cette configuration nécessite un contrôle strict du niveau de déformation et de contrainte des dispositifs durant leur fabrication, afin de garantir leur intégrité. L'objectif de ce travail de thèse est d'exploiter les techniques de caractérisation disponibles au LETI, et de les associer à des outils de modélisation pour répondre à cette problématique. Ce couplage permet de contrôler le comportement mécanique d'un empilement complexe à chaque étape de sa fabrication. Les techniques expérimentales employées sont non destructives. Les outils de modélisation prennent en compte les propriétés élastiques et thermiques de chaque matériau de l'empilement, ainsi que les déformations intrinsèques engendrées par les étapes de dépôt de chaque couche. Des méthodologies couplées ont été développées afin de déterminer ces données d'entrée. A partir d'une base de données matériaux, un outil de prédiction du comportement mécanique d'un assemblage multicouches a été développé et validé expérimentalement. Il permet de prédire le niveau de déformation et de contrainte de l'empilement. Les prédictions mécaniques permettent d'orienter le choix des matériaux à intégrer afin d'améliorer l'intégrité des dispositifs et d'optimiser leur fabrication. Elles permettent également d'anticiper les problèmes de fiabilité provoqués à plus long terme par des contraintes et déformations trop élevées. / The fabrication of microelectronic devices using 3D integration technologies requires a good knowledge of mechanical issues. Indeed, the thin films that are integrated have various thermomechanical properties and are deposited onto a substrate that is thinned in order to carry out the interconnections. The level of stresses and strains in devices has to be strictly controlled during their processing.The goal of this work is to exploit the characterization techniques available at the LETI and to couple them with modeling tools to address this issue. This coupling is used to control the mechanical behavior of a complex stack at each step of its fabrication. The experimental techniques that are used are non-destructive. The modeling tools take into account the elastic and thermal properties of each material involved in the stack, and also the intrinsic strains caused by the deposition of each layer. Coupled methodologies have been carried out to evaluate these input data. From a material database, a tool to predict the mechanical behavior of a multilayer stack was developed and validated experimentally. It enables to predict the level of strain and stress of the stack. Mechanical predictions enable to guide the selection of materials in order to improve the devices integrity and optimize their fabrication. Reliability issues that occur in the long term, due to a significant level of stress and strain can also be anticipated