Le transistor monoélectronique, SET ou single-electron transistor, a été considéré comme étant l’une des alternatives au CMOS lorsqu’il atteindra le « mur technologique ». Le SET se caractérise comme un dispositif ultra faible puissance et nanométrique, mais son faible gain et sa grande dépendance à la température ont fait en sorte que la technologie SET a perdu du momentum vis-à-vis la communauté scientifique. Cependant, en ne considérant pas la technologie SET comme une remplaçante du MOSFET, mais comme quelque chose qui permettrait d’ajouter des fonctionnalités aux circuits CMOS, elle semble être très prometteuse. Cette niche est habituellement appelée l’hybridation SET-CMOS. Ce mémoire débute par une validation des circuits hybrides SET-CMOS présents dans la littérature en remplaçant le modèle de simulation de SET par un modèle beaucoup plus réaliste. De ces circuits hybrides, aucun ne fonctionnera étant donné les courants de fuite trop importants. Le re-design de ces circuits avec ces architectures a été fait avec le bon modèle SET et une technologie CMOS 22 nm, mais leurs performances n’ont pas suffi pour démontrer leur bon fonctionnement (Plage de tension de sortie très faible, aucune bande passante, circuits incomplets, forte dépendance du circuit à ce qui est connecté à la sortie, etc.). Cela a amené à la création de deux nouvelles architectures de circuits de lecture hybrides SET-CMOS. Chaque circuit est conçu avec une technologie CMOS 22 nm. L’une des architectures est principalement adaptée à une application de dispositif capteur SET, où le SET serait éloigné d’un circuit CMOS. Dans l’exemple démontré, le circuit avec le capteur SET donne une sensibilité de 8.4 V par électron peu importe la charge connectée à la sortie du circuit. La nouvelle architecture inventée servirait d’étage tampon entre un circuit numérique fait de SET et un circuit numérique CMOS conventionnel. Dans la littérature, les circuits numériques SET n’ont pas de charge typique lors de leur simulation (ex : un inverseur CMOS), ce qui fausse les résultats en promettant une fréquence haute d’opération impossible à atteindre lors d’une utilisation typique. Ce circuit de lecture numérique fait la lecture du circuit numérique SET, fait le passage entre les deux alimentations différentes et est en mesure de supporter un inverseur CMOS conventionnel à 440 MHz. La consommation de ce circuit n’est que de 5.3 nW lors d’une utilisation à 200 MHz. Cette faible consommation est tout à fait en phase avec l’utilisation de circuits numériques SET qui consomment très peu. Chaque nouvelle architecture inventée a été simulée avec l’ensemble des effets parasites que les interconnexions apportent aux circuits. Les simulations procurent ainsi des résultats plus réalistes. Un procédé de fabrication de circuits hybrides SET-CMOS, où les dispositifs SET sont fabriqués sur le BEOL des puces CMOS avancées, a été développé et testé. Il intègre le procédé nanodamascène, pour la fabrication des nanodispositifs, et la fabrication d’interconnexions/vias afin de relier le CMOS avec les SET. Une démarche pour la validation des dispositifs CMOS a aussi dû être développée et testée. Afin de s’adapter aux dispositifs CMOS à notre disposition, une conception de circuit hybride SET-CMOS a été faite. La fabrication d’un premier prototype recréant un circuit hybride SET-CMOS fût réalisée.

Les travaux présentés dans ce mémoire s'inscrivent dans le contexte du Groupe de Recherche en Appareillage Médical de Sherbrooke (le GRAMS), qui cherche à développer des capteurs de photons plus sensibles et plus performants, destinés à être utilisés pour détecter des photons provenant de cristaux scintillateurs notamment utilisés en tomographie d'émission par positrons. L'objectif principal du travail accompli est de faciliter la caractérisation de diodes monophotoniques à avalanche (single-photon avalanche diodes, SPAD) développées sur une technologie CMOS. Cette caractérisation couvre ce qui a trait à l'efficacité de photodétection, la résolution temporelle, les fausses détections, le redéclenchement intempestif, et la diaphonie. Un objectif optionnel est la mise au point d'un circuit réalisant la lecture d'une matrice de SPAD co-intégrée à l'aide d'un procédé d'empilement de circuits intégrés en 3D (3DIC). Ce mémoire de maîtrise présente les circuits électroniques intégrés (sur procédé CMOS 0,8μm haut voltage) et imprimés faisant partie du système électronique mis sur pied pour répondre aux objectifs du projet. Tel qu'il est démontré vers la fin du mémoire, le système a été utilisé pour caractériser des SPAD. Il a permis d'atteindre des performances dignes de l'état de l'art en circuits de contrôle de SPAD. Des améliorations au système sont proposées et seront implémentées sur des versions ultérieures.

L’amélioration des microsystèmes grâce à leur intégration en 3 dimensions (3D) est liée au développement des interconnexions verticales, appelées through silicion via (TSV). Afin d’obtenir une densité d’intégration maximum et les meilleures performances électriques possibles, ces interconnexions sont d’un diamètre le plus petit possible (facteur de forme élevé) et idéalement remplies de cuivre. Dans ces conditions, la fabrication de TSV représente un défi. L’une des étapes les plus critiques est l’isolation électrique du TSV de cuivre qui doit être réalisée sans endommager les microdispositifs déjà présent sur le substrat. Cette étape est traditionnellement accomplie par le dépôt de dioxyde de silicium (SiO2), compliqué à mettre en œuvre et coûteux pour des TSV de cuivre à facteur de forme élevés. Le procédé d’électrogreffage d’un film isolant de poly-4-vinylpirydine (P4VP) a été proposé comme alternative au SiO2. Ce procédé a déjà été prouvé pour isoler des TSV usinés dans du silicium ne contenant aucun dispositif, mais reste a être démontré dans les conditions d’intégration 3D. Cette thèse a pour but de démontrer la compatibilité du procédé d’isolation par électrogreffage de P4VP de TSV de cuivre à facteur de forme élevé, dans les conditions d’intégration 3D et d’en déduire l’impact sur la fiabilité des microdispositifs à leur proximité. Cette thèse rapporte la fabrication des premiers TSV de cuivre à facteur de forme élevé, isolés par P4VP, dans les conditions d’intégration 3D d’un microsystème. Nous avons observé la vulnérabilité des microdispositifs aux attaques successives des solutions traditionnellement utilisées pour préparer le substrat de silicium à l’électrogreffage. Cependant, en remplaçant les solutions les plus agressives par des techniques plus douces, la fabrication des TSV isolés par P4VP a été démontrée. L’influence de la préparation de surface du silicium sur l’épaisseur du film greffé a ensuite été étudiée. L’analyse comparative des voltammogrammes révèle que la présence d’un oxyde créé chimiquement permet d’obtenir des films de P4VP plus épais que lorsque le substrat est désoxydé. Le rôle des états de surface générés par la présence de l’oxyde a été investigué par l’analyse de courbes Mott-Schottky. Ces expériences ont mis en évidence l’influence des états de surface sur la création d’une zone d’inversion dans le silicium, favorisant l’accumulation d’électrons nécessaire à l’électro-initiation du procédé d’électrogreffage. Enfin, la thèse rapporte la première mesure des contraintes résiduelles associées à la conception de TSV isolés par P4VP. Ces mesures révèlent que l’utilisation de l’isolant électrogreffé, comparativement au SiO2, permet de réduire considérablement les contraintes dans le silicium à proximité des TSV. Ainsi, l’utilisation du polymère de P4VP devrait permettre d’augmenter la densité d’intégration d’un microsystème tout en assurant sa fiabilité.

Les technologies d'empilement vertical de circuits intégrés, plus connues sous le terme « intégration 3D », ont connu un développement important durant les six dernières années, dans l'optique de proposer une alternative aux approches bidimensionnelles traditionnelles comme les Systems on Chip (SoC). Cette nouvelle architecture a été adaptée au domaine du packaging des circuits intégrés à travers le packaging en 3D réalisé à l'échelle de la plaque ou 3D-WLP pour 3D-Wafer Level Packaging. L'intégration 3D-WLP permet une diminution des tailles des dispositifs finaux, une augmentation de la densité des interconnexions ainsi qu'une réduction des coûts de fabrication. La maîtrise de la réalisation des via traversant, ou TSV pour Through Silicon Via, est une étape clé qui permet d'assurer une connexion électrique entre les différents niveaux empilés. On s'intéresse dans ces travaux de thèse au TSV dans son approche via-last, c'est-à-dire fabriqué en face arrière du dispositif, après les transistors et les niveaux de métallisation de la face avant, et plus particulièrement à l'étape de passivation organique des TSV. En effet, ce via traversant est d'un diamètre trop important pour être complètement rempli avec sa métallisation en cuivre. L'étude concerne donc une solution incluant un remplissage en polymère afin d'améliorer la solution existante en termes de fiabilité et de compatibilité avec des empilements verticaux supplémentaires. / 3D integration technologies for integrated circuits have been widely developed during the six last years in order to propose an alternative to bi-dimensional approaches such as the Systems on Chip (SoC). This new architecture is also used for integrated circuits packaging through 3D-Wafer Level Packaging (3D-WLP). Thus, vertical stacking allows smaller package footprint, higher interconnection density and lower fabrication costs. Through silicon via (TSV) is a key technology that insures vertical electrical interconnection between the stacked levels. This thesis deals with the via-last approach which consists in realizing the TSV at the back-side of the wafer, after the Front End Of the Line (FEOL) and the Back End Of the Line (BEOL), both located at the front-side. During the metallization steps, only a copper liner is electroplated in the TSV since its diameter is too large to achieve a complete metal filling. This study focuses on the TSV polymer insulation step and more specifically, a solution including a TSV polymer filling in order to improve the existing configuration in terms of reliability and compatibility with further 3D stacking.

Les interféromètres de type Mirau sont largement utilisés dans les profilomètres et vibromètres optiques 3D plein champ et d’autres applications dans les domaines de la biologie et de la médecine ont été démontrées. Quand elle a été débutée, cette thèse était la première tentative de réalisation d’interféromètres Mirau entièrement intégrés et accordables en technologie microsystèmes électromécaniques (MEMS) silicium. La conception proposée est fondée sur l’intégration hybride 3D d’un wafer de scanners hors plan de micromiroirs de référence et d’un wafer de séparatrices de faisceaux optiques. La nouveauté majeure de la conception du scanner de miroir est l’utilisation de microactionneurs à peignes électrostatiques verticaux autoalignés réalisés à partir de wafers double Silicium sur Isolant (DSOI). Les modélisations semi-Analytiques et les simulations électromécaniques par éléments finis ont démontré que la combinaison de cet actionnement électrostatique avec des ressorts en serpentins optimisés permet d’obtenir une translation de grande course, bidirectionnelle et symétrique (+/-20µm) du miroir de référence. Un procédé de fabrication original de ce scanner de miroir, reposant largement sur la gravure ionique profonde (DRIE) et des techniques innovantes de délimitation de motifs avec des films secs photosensibles, a été étudié, et les principales étapes critiques de fabrication ont été démontrées avec succès avec des substrats de Si, SOI et DSOI commetciaux. La séparatrice semi-Réfléchissante large bande a été conçue pour être réalisée par une technologie de fabrication de membranes diélectriques multicouches SiO2/SiNx développée précédemment à l’IEF. L’assemblage des wafers de scanners de miroir et de séparatrices sera étudiée dans l’avenir pour obtenir des matrices d’interféromètres Mirau accordables permettant des mesures parallélisées d’interférométrie à décalage de phase ou d’interférométrie faiblement cohérente à balayage dans différentes gammes de longueurs d’onde. / Mirau-Type interferometers are widely used in full field optical 3D profilometers and vibrometers and other applications in biology and medicine fields have been demonstrated. When it was started, this thesis was the first attempt towards the realization of a fully integrated and tunable Mirau interferometer in silicon MEMS technology. The proposed design is based on 3D hybrid integration of an out-Of plane reference micro-Mirror scanner wafer and a optical beam splitter wafer. The major novelty of the micro-Mirror scanner design is the use of self-Aligned vertical electrostatic combs micro-Actuators made from double SOI (DSOI) wafers. Electromechanical modeling by semi-Analytical modeling and finite element simulations demonstrated that the combination of this electrostatic actuation with optimized serpentine suspension springs allows a large range, bidirectional and symmetrical vertical translation (+/-20µm) of the reference mirror. An original fabrication process of this mirror scanner, largely relying on Deep Reactive Ion Etching and on innovative patterning techniques with dry photosensitive films, was investigated, and the main critical fabrication steps were successfully demonstrated with commercial Si, SOI and DSOI substrates. The semi-Reflective broadband beam splitter was designed to be realized by a dielectric SiO2/SiNx multilayer membrane technology previously developed at IEF. Assembly of the mirror scanner and the beam splitter wafers will be investigated in the future to obtain integrated tunable Mirau interferometer arrays allowing parallelized phase shifting interferometry and low coherence scanning interferometry measurements in various wavelength ranges.

Les travaux de cette thèse s'intéressent aux problèmes de performance et de coût des architectures MPSoC à base de NoC, en tirant parti des possibilités offertes par les technologies d'intégration 3D. Plusieurs contributions originales sont proposées. Tout d'abord, une étude approfondie à propos des différentes granularités de partitionnement au sein des circuits 3D est réalisée. En se basant sur cette analyse, ce travail de thèse est orienté aux architectures 3D partitionnées au niveau des blocs macroscopiques. Ainsi, la contribution de l'intégration 3D est limitée aux interconnexions verticales inter-blocs. Afin d'améliorer les performances de ces interconnexions, une topologie hiérarchique de NoC est proposée pour diminuer la latence et augmenter le débit des communications au sein des architectures 3D partitionnées au niveau des macro-blocs. D'autre part, un modèle au niveau du système est présenté pour évaluer et comparer les coûts des différentes options technologiques de l'intégration 3D. Partant de cette évaluation, nous proposons une architecture multiprocesseur reconfigurable empilable pour les applications de télécommunication 4G, en tenant compte des problèmes de coût.

Ces travaux de doctorat portent sur la caractérisation, la modélisation et l'optimisation des performances électriques des réseaux d'interconnexions dans les empilements 3D de circuits intégrés. Dans un premier temps des outils de caractérisation ont été développés pour les briques élémentaires d'interconnexions spécifiques à l'intégration 3D : les interconnexions de redistribution (RDL), les interconnexions enfouies dans le BEOL, les vias traversant le silicium (TSV) et les piliers de cuivre (Cu-Pillar). Des modèles électriques équivalents sont proposés et validés sur une très large bande de fréquence (MHz-GHz) par modélisation électromagnétique. Une analyse des performances électriques des chaînes complètes d'interconnexions des empilements 3D de puces est ensuite effectuée. Les empilements " Face to Face ", " Face to Back " et par " Interposer " sont comparés en vue d'établir leurs performances respectives en terme de rapidité de transmission. Une étude est aussi réalisée sur les inductances 2D intégrées dans le BEOL et dont les performances électriques sont fortement impactées par le report des substrats de silicium. La dernière partie est consacrée à l'établissement de stratégies d'optimisation des performances des circuits 3D en vue de maximiser leur fréquence de fonctionnement, minimiser les retards de propagation et assurer l'intégrité des signaux (digramme de l'œil). Des réponses sont données aux concepteurs de circuits 3D quant aux meilleurs choix d'orientation des puces, de routage et de densité d'intégration. Ces résultats sont valorisés sur une application concrète de circuits 3D " mémoire sur processeur " (Wide I/O) pour lesquels les spécifications requises sur les débits (Gbp/s) restent un véritable challenge.

Fabriquer des dispositifs microélectroniques en utilisant des technologies d'intégration 3D nécessite une connaissance approfondie des problématiques mécaniques. En effet, les matériaux intégrés ont des propriétés thermomécaniques variées et sont déposés en couches minces sur un substrat aminci afin de pouvoir réaliser les interconnexions. Cette configuration nécessite un contrôle strict du niveau de déformation et de contrainte des dispositifs durant leur fabrication, afin de garantir leur intégrité. L'objectif de ce travail de thèse est d'exploiter les techniques de caractérisation disponibles au LETI, et de les associer à des outils de modélisation pour répondre à cette problématique. Ce couplage permet de contrôler le comportement mécanique d'un empilement complexe à chaque étape de sa fabrication. Les techniques expérimentales employées sont non destructives. Les outils de modélisation prennent en compte les propriétés élastiques et thermiques de chaque matériau de l'empilement, ainsi que les déformations intrinsèques engendrées par les étapes de dépôt de chaque couche. Des méthodologies couplées ont été développées afin de déterminer ces données d'entrée. A partir d'une base de données matériaux, un outil de prédiction du comportement mécanique d'un assemblage multicouches a été développé et validé expérimentalement. Il permet de prédire le niveau de déformation et de contrainte de l'empilement. Les prédictions mécaniques permettent d'orienter le choix des matériaux à intégrer afin d'améliorer l'intégrité des dispositifs et d'optimiser leur fabrication. Elles permettent également d'anticiper les problèmes de fiabilité provoqués à plus long terme par des contraintes et déformations trop élevées.

Le collage direct consiste en la mise en contact de deux surfaces suffisamment lisses et propres pour créer une adhérence entre-elles, et ce sans apport de matière à l'interface des matériaux. Ce procédé est réalisable à l'échelle industrielle et compatible avec les procédés de la microélectronique. Il trouve son principal intérêt dans la réalisation de substrats innovants. Le plus célèbre d'entre eux est le substrat SOI (pour " Silicon On Insulator "). Depuis quelques années, une nouvelle voie s'est ouverte dans le collage direct en l'élargissant au collage de couches métalliques ce qui permet de répondre à de nouvelles applications en offrant par exemple conduction électrique et dissipation thermique. Ce travail de thèse a pour objectif d'analyser le comportement du collage direct de couches métalliques et de poser les premiers éléments de modélisation. La compréhension de ces fondamentaux est indispensable pour optimiser le procédé et permettre une intégration de cette technologie dans un grand nombre de dispositifs. Dans cette étude, des procédés de collage direct de couches de tungstène et de titane ont été développés à la lumière des pré-requis établis pour le collage direct. La caractérisation physico-chimique des interfaces de collage et de leur évolution en température ont permis de mettre en évidence le rôle clé de l'oxyde métallique. Il est montré que les mécanismes de collage sont gouvernés par des phénomènes de diffusion aux joints de grains et par l'instabilité de la couche d'oxyde piégée à l'interface de collage. Par ailleurs, les propriétés mécaniques et électriques des interfaces ont été étudiées. Enfin, la compréhension du comportement des interfaces en fonction de certains paramètres conduit à quelques recommandations pour réussir l'intégration du collage direct métallique.

Il a été démontré que la structure gate-all-around en nanofils de silicium peut radicalement supprimer les effets de canaux courts. De plus, l'introduction d'espaceurs internes entre ces nanofils peut permettre de contrôler la tension de seuil, à l'aide d'une deuxième grille de contrôle. Ces technologies permettent d'obtenir une consommation électrique extrêmement faible. Dans cette thèse, pour obtenir des opérations à haute vitesse (pour augmenter le courant de drain), la technique de réduction de la résistance source/drain sera débattue. Les propriétés de transport électronique des NWs empilées verticalement seront analysées en détail. De plus, des simulations numériques sont effectuées pour examiner les facultés de contrôle de leur tension de seuil utilisant des grilles sépares.