Dans un contexte où l’industrie du semi-conducteur explore de nouvelles voies avec la diversification des produits et le paradigme de « More than Moore », les délais de livraison et la précision de livraison sont des éléments clés pour la compétitivité d’entreprises de semi-conducteur et l’industrie 4.0 en général. Les systèmes de production sont cependant sujets à de la « variabilité », qui crée des embouteillages dans la production de manière incontrôlée et imprévisible. Cette thèse CIFRE (partenariat entre le laboratoire GSCOP et STMicroelectronics) s’attaque à ce problème de la variabilité dans la fabrication en environnement complexe. La première partie de cette thèse offre une étude approfondie de la variabilité: nous mettons d’abord en avant les conséquences de la variabilité pour mieux la définir, puis nous clarifions que la variabilité concerne les flux de production en introduisant la notion de variabilité des flux de production et en apportant des éléments de mesure associés, et nous clôturons cette première partie par l’étude des sources de variabilité à travers une étude bibliographique et des exemples industriels. La seconde partie est dédiée à l’intégration de la variabilité dans les outils de gestion de production: nous montrons comment une partie des conséquences peut être mesurée et intégrée aux projections d’encours pour améliorer le contrôle et la prévisibilité de la production, proposons un nouvel outil ((the WIP Concurrent) pour mesurer plus précisément les performances des systèmes en environnement complexe, et mettons en avant des effets de dépendances prépondérants sur la variabilité des flux de production et pourtant jamais pris en compte dans les modèles. La troisième et dernière partie de la thèse couvre les perspectives de réduction de la variabilité : en se basant sur les éléments présentés dans la thèse, nous proposons un plan pour réduire la variabilité des flux de production sur le court terme, et une direction pour la recherche à moyen et long terme. / In the context of Industry 4.0 and the More than Moore’s paradigm, delivery precision and short cycle times are essential to the competitiveness of High Mix Low Volume semiconductor manufacturing and future industries in general. So called “variability” however creates uncontrolled and unpredictable “traffic-jams” in manufacturing systems, increasing cycle times and decreasing the systems’ tractability. This research, a CIFRE PhD between the GSCOP laboratory and STMicroelectronics, addresses this issue of variability in complex manufacturing environment. We first conducted, in the first part of the manuscript, an in-depth study of “variability”: we approached the notion through its consequences in manufacturing systems, clarified that the variability was about the workflow, introducing the notion of workflow variability and measures that come with it, and identified the main sources of variability through a literature review and real-world examples. We focused in the second part of this manuscript on the integration of workflow variability in production management tools: We showed how integrating the stable consequences of workflow variability can improve WIP projections in complex systems and increase the control on such systems, proposed a new tool (the Concurrent WIP) to better measure the performances of systems subject to high workflow variability, and showed that complex “dependency” mechanisms play a key role in workflow variability yet are not integrated in any model. Finally, the third and last part of the manuscript organized perspectives for variability reduction: based on the work of this manuscript, we showed a framework for variability reduction on the short term, and proposed a direction for medium and long-term research.

La miniaturisation des dispositifs de la microélectronique nécessite la mise au point de procédé de gravure toujours plus précis. Le sujet de cette thèse s’inscrit dans cette problématique, en effet un procédé de gravure séquentielle contrôlée à l’échelle nanométrique a été proposé pour pallier aux défauts inhérents à la gravure plasma directe. Ce procédé de gravure destiné dans notre cas à la gravure d’espaceurs en SiN, se décompose en deux étapes. La première étape est une implantation d’atome léger. L’implantation d’espèces chimiques légères telles que de l’Hydrogène ou de l’Hélium présente l’avantage de modifier la structure du matériau sans induire une pulvérisation dommageable pour le dispositif à graver. La couche modifiée par l’implantation est ensuite gravée de manière sélective vis-à-vis du matériau pristine via un plasma « downstream » ou plasma déporté.L’implantation d’hydrogène ayant principalement été étudiée au cours de ces travaux, différentes caractérisations visant à quantifier l’hydrogène implanté ainsi que l’épaisseur modifiée ont été réalisées. En effet, des mesures de réflectométrie des rayons X ont permis de déterminer l’épaisseur modifiée en fonction de la puissance d’autopolarisation ainsi que de la durée d’implantation. Des profils d’implant hydrogène sur du SiN ont également été effectués au travers de caractérisations électriques. Les profils de densité de charge obtenus ont été comparés à des profils de liaisons Si-H et N-H obtenus à partir de mesures spectroscopiques infra-rouge en réflexion multiple, et ces mesures ont également été comparées à des profils de spectrométrie de masse à ionisation secondaire. Ces profils permettent de quantifier l’hydrogène implanté en fonction de la profondeur, et ont également fournis des informations vis-à-vis de l’influence du rayonnement UV et de la configuration chimique du matériau implanté. Une présence significative d’oxyde à la surface du matériau implanté a également été observée par le biais de mesures spectroscopique de photoélectrons X.L’étape de retrait a principalement été étudiée via des mesures ellipsométriques cinétiques in situ, et des mesures spectroscopique de photoélectrons X pour différentes conditions de température, et pour différents mélanges chimiques. Les mesures ellipsométriques ont permis d’observer la formation de sels durant la gravure, alors que les analyses spectroscopiques de photoélectrons X ont montré que la surface du matériau été désoxydée par le plasma de retrait, parallèlement une quantité importante de fluor a été mesurée à la surface du matériau.Les études réalisées sur les étapes d’implantation et de retrait ont permis de graver de manière satisfaisante des échantillons patternés dans les conditions adéquates. / The miniaturization of microelectronics devices requires the development of ever more accurate etching processes. The subject of this thesis is part of this problematic: a controlled sequential etching process at the nanoscale has been developed to overcome the inherent defects of direct plasma etching. This etching process intended in our case for the etching for SiN spacers, is divided in two steps. The first step is a light atom implantation. The implantation of light chemical species such as Hydrogen or Helium has the advantage of modifying the structure of the material without inducing a damaging sputtering for the device to be etched. In the second step, the layer modified by the implantation is etched selectively regarding the pristine material via a remote plasma.Hydrogen implantation was mainly studied during this work: different characterizations to quantify the implanted hydrogen as well as the modified thickness were carried out. X-ray reflectometry measurements were used to determine the modified thickness as a function of the self-polarization power and the duration of implantation. Hydrogen implant profiles on SiN were also carried out through electrical characterizations. The charge density profiles observed were compared to Si-H and N-H bond profiles obtained from infrared spectroscopic measurements in multiple reflections. These measurements were also compared to secondary ionization mass spectrometry profiles. These profiles make it possible to quantify implanted hydrogen as a function of depth, and have also provided information regarding the influence of UV radiation and the chemical configuration of the implanted material. A significant presence of oxide on the surface of the implanted material has also been observed through X-ray photoelectron spectroscopic measurements.The removal step was mainly studied via kinetic ellipsometric in situ measurements and X-ray photoelectron spectroscopic measurements for different temperature conditions and for different chemical mixtures. The ellipsometric measurements made it possible to observe the formation of salts during etching, whereas the X-ray photoelectron spectroscopic analysis showed that the surface of the material was deoxidized by the remote plasma, while a large quantity of fluorine was measured at the same time on the material surface. The studies carried out on the implantation and removal steps made it possible to succesfully etch patterned samples under the appropriate conditions.

En continuant à suivre la loi de Moore, les transistors ont atteint des dimensions de plus en plus réduites. Cependant pour les largeurs inférieures à 100nm, des effets parasites dits de canaux courts sont apparus. Il a ainsi fallu développer de nouvelles architectures, à savoir les transistors 3D, aussi appelés trigates, finfets ou encore nanofils. Le remplacement des transistors planaires utilisés depuis les années 60 par ces dispositifs tridimensionnels constitue une réelle rupture technologique et pose de sérieuses questions quant à la fiabilité de ces nouveaux composants électroniques. Parmi les spécificités des dispositifs 3D, on peut notamment citer l’utilisation de différents plans cristallins du silicium, les potentiels effets d’angle ou encore le confinement des porteurs de charge. Les principaux mécanismes de fiabilité doivent, à ce titre, être étudiés afin de prédire le vieillissement de tels dispositifs. Ainsi, l’évolution du transistor MOS et les limites de l’architecture planaire sont rappelées dans un premier temps. Les différents mécanismes de dégradation ainsi que les méthodes de caractérisation sont également exposés. Les défauts d’oxyde jouant un rôle important en fiabilité, l’impact sur la tension de seuil VT d’une charge élémentaire q selon sa localisation spatiale a été simulé. On a ainsi pu constater que l’influence de ces défauts change selon leur position mais aussi selon les dimensions du transistor lui-même. Par la suite, le manuscrit se concentre sur la dégradation BTI (Bias Temperature Instabilities). Une comparaison entre les transistors trigates et d’autres quasi planaires a ainsi été effectuée en mettant en évidence les effets de la largeur du MOSFET. Un autre mécanisme important de fiabilité est intitulé dégradation par porteurs chauds ou HC, hot carriers en anglais. Les principaux modèles développés sur les architectures planaires ont été rappelés puis vérifiés pour les transistors 3D. Lors de stress HC, les niveaux de courant sont tels que des effets d’auto-échauffement apparaissent et dégradent les paramètres électriques du dispositif. Cette contribution a alors dû être décorrélée de la contrainte porteurs chauds afin d’obtenir uniquement la dégradation HC. De manière similaire au BTI, les effets de la largeur du transistor ont également été analysés pour ce mécanisme de fiabilité. Enfin, l’effet des contraintes mécaniques dans le canal, telles que le strained-SOI ou l’apport de germanium, a été étudié non seulement du point de vue des performances mais également de la fiabilité. Nous avons alors pu en déduire le meilleur compromis performance/fiabilité réalisable. / By continuing to follow Moore’s law, transistors have reached ever smaller dimensions. However, from 100nm gate length, parasitic effects called short channel effects appear. As a result new architectures named trigate, nanowires or finfets have been developed. The transition from planar technology used for the last fifty years to 3D devices is a major technological breakthrough. The special features of these architectures like conduction over various crystalline planes, corner effects or carrier confinement effects raise numerous questions about their reliability. Main reliability mechanisms have to be study in order to evaluate 3D transistor aging. In this way, MOS transistor evolution and planar architecture limits have first been reminded. The electrical degradation mechanisms and their characterization methods have also been exposed. As oxide defects represent an important part of device reliability, impact on threshold voltage VT of an elementary charge q has been simulated in accordance to its spatial localization. Thus we can notice that the defect influence on VT change with at once its position and the device dimensions. Next, this manuscript focuses on Bias Temperature Instabilities (BTI). A parallel has been done between narrow Trigate devices and wide ones which can be considered as planar transistors and a width effect on NBTI (Negative BTI) degradation has been highlighted. Another major reliability mechanism is called hot carrier degradation. Its principle models developed on planar architecture have been remembered and their validity on Trigate transistors has been verified. During HC stress, current density can be so high that self-heating effects appear and degrade device electrical parameters. Therefore this contribution has been decorrelate from HC degradation in order to obtain the result of HC stress only. As in BTI chapter, width effect has also been evaluated for this reliability mechanism. Finally strain effects in channel region have been analyzed from both performance and reliability point of view. As a conclusion the best tradeoff between these two items has been determined.

Les gravures par plasma pour les technologies sub 14nm nécessitent de bien contrôler la gravure de couches très minces de l’ordre du nanomètre, tout en contrôlant la dimension latérale des structures gravées au nanomètre près. Pour les gravures espaceurs, 3 nouveaux défis apparaissent. Le premier est d’obtenir une grande sélectivité des matériaux utilisés par rapport au silicium car l’utilisation de couches d’arrêt est proscrite du fait des contraintes dimensionnelles. Les couches à graver deviennent très fines de l’ordre de 5nm à 6nm, et l’épaisseur de la couche réactive est de 3 nm. Le second défi est le contrôle des dommages induits par le plasma sur la couche silicium leurs effets sur les performances du transistor. De plus pour différencier les zones NMOS et PMOS nous utilisons des croissances sur le silicium par épitaxie. Cette technique est très sensible à l’état de surface et à la contamination. Il faut donc laisser une couche de silicium le plus intact possible. Le dernier est le contrôle du retrait du masque dur et de la hauteur des espaceurs. Cela peut entraîner une épitaxie parasite empêchant la réalisation des transistors.Des études préliminaires ont montré l’intérêt d’utiliser des plasmas à bias pulsé couplé à un ajout de tétrachlorure de silicium afin de réduire la consommation et l’endommagement de la couche de silicium. Nous proposons d’évaluer la nouvelle fenêtre de procédé obtenue ainsi que l’impact de ce procédé sur les performances électriques des circuits-intégrés.Une seconde partie de l’étude sera consacré à l’étude d’une approche novatrice de la gravure des espaceurs. Elle consiste dans un premier temps à modifier la couche que nous voulons retirer par un plasma d’ions légers dans un réacteur de gravure conventionnel. Ce plasma implanté est ensuite retiré sélectivement au plasma non modifié par un bain d’acide fluorhydrique. Nous utiliserons des analyses FTIR, XPS et SIMS afin de caractériser les matériaux modifiés et de comprendre les mécanismes de gravure.Enfin nous évaluerons la compatibilité de ces procédés avec la gravure d’un matériau à basse permittivité : le SiCO. / Plasma etching for sub 14nm technological nodes require a precise control of the etching of thin nanometer-sized layers, while controlling the lateral dimension of nanometer-scale structures. For spacers etching, the 3 mains challenges appear. The first is to obtain high selectivity of the spacer’s materials with respect to silicon or silicon germanium. The use of a chemistry with a stop layer on silicon is prohibited because of the dimensional constraints. The order of the layers to be etched is of 5nm to 6nm and the thickness of the reactive layer is of 3nm. The second challenge is the control of the damaged induced by the plasma on the silicon layer and their effects on the electrical performances. Moreover, an epitaxial growth is used differentiate the NMOS and PMOS zones. This technique is very sensitive to the surface state condition and the contamination. The silicon layer should be as intact as possible. The last challenge is the control of the hard mask consumption or the spacer height. It can lead to an epitaxial growth preventing the transistors realization.Preliminary studies have shown that the use of a bias pulsed plasma coupled with the adding of tetrachlorosilane SiCl4 allows to reduce the consumption and the damaged induced of the silicon layer. We will study the new process window obtained, as well as the impact of this new process on the electrical performances of the integrated circuits.A second part of the study will focus on a new approach for the spacers etching. It consists initially in modifying the layer that we want to remove by a light ion plasma in a conventional etching reactor. The modified layer is then remove selectively to the unmodified layer by a hydrofluoric acid. We performed FTIR, XPS et SIMS analyses to characterize the modified materials and to understand the etching mechanisms.Finally, we will evaluate the compatibility of these processes with the etching of a low-k material: SiCO.

L’industrie microélectronique arrive aujourd’hui à concevoir des transistors atteignant quelquesdizaines de nanomètres. A de telles dimensions, les problématiques de fiabilité et de variabilité des dispositifsprennent une ampleur toujours plus importante. Notamment, le couplage de ces deux difficultés nécessite uneétude approfondie pour garantir des estimations correctes de la durée de vie des dispositifs. Aujourd’hui, ladégradation BTI (pour Bias Temperature Instability), due principalement aux mécanismes de piégeage dansl’oxyde de grille, apparait comme étant la principale source de dégradation responsable du vieillissement destransistors. Ce manuscrit présente une étude complète de la dégradation BTI intervenant sur des transistors depetites et grandes dimensions et sur des cellules mémoires SRAM (pour Static Random Access Memory). Dansun premier temps, une présentation des différentes méthodes de caractérisations rapides permettant demesurer correctement cette dégradation est faite. L’importance de l’utilisation de techniques de mesuresrapides afin de limiter les effets de relaxation qui succèdent à la dégradation BTI est clairement exposée. Puis, àl’aide de ces techniques de mesures, une étude exclusivement consacrée à la caractérisation et la modélisationde la dégradation NBTI (pour Negative BTI) sur des dispositifs de grandes dimensions est réalisée. Ensuite, lemanuscrit se focalise sur la dégradation intervenant dans des dispositifs de petites dimensions : transistors etcellules mémoires. Tout d’abord, une modélisation des phénomènes de piégeages dans l’oxyde de grille depetits transistors est effectuée. En particulier, des simulations 3D électrostatiques ont permis d’expliquerl’influence des pièges d’oxyde sur la tension de seuil (VT) dans des transistors décananométriques. Enfin, uneétude de la fiabilité de cellules SRAM est présentée. Notamment, nous montrons comment évoluent lesperformances et le fonctionnement des cellules lorsque les transistors qui les constituent sont affectés par unedégradation BTI. / Nowadays, microelectronic industry is able to manufacture transistors with gate length down to 30nm.At such scales, the variability and reliability issues are a growing concern. Hence, understanding the interplaybetween these two concerns is essential to guarantee good lifetime estimation of the devices. Currently, theBias Temperature Instability (BTI), which is mostly due to the carrier trapping occurring in the gate oxide,appears to be the principal source of degradation responsible for the ageing of transistor device. Thismanuscript presents a complete study of the BTI degradation occurring on small and big transistors and onStatic Random Access Memory (SRAM) cells. Thus, as a first step, several electrical characterization techniquesto evaluate the BTI degradation are presented. The necessity of fast measurement in order to avoid most of therelaxation effect occurring after the BTI stress is emphasized. Then, using these fast measurement techniques,a complete study of the Negative BTI (NBTI) on large devices is presented. Then, the manuscript focuses on thesmall devices: transistors and memory cells. First, a modeling of the trapping mechanism in the gate oxide ofsmall transistor is presented. In particular, 3D electrostatic simulations allowed us to understand the particularinfluence of the traps over the threshold voltage (VT) of the small transistors. Finally, the case of the SRAM isstudied. Finally, the impact of the degradation occurring at transistor level and impacting the functioning of theSRAM bitcells is investigated.

Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells. / Datapath is the core where all the computations are performed in circuits for digital signal processing and also in microprocessors. The performance of the whole system is frequently determined by the implementation of the datapath. Tools dedicated for synthesis of this unit are called datapath compilers and use to take advantage on the structural regularity of the circuit to produce dense layouts and with good performance. This work presents a new flow for datapath generation. An automatic cell synthesis tool with support to non-complementary logic is used in conjunction with a datapath compiler to achieve timing optimization and technology independence. The cell library produced as result of the synthesis process is used by the compiler to place the cells and generate each one of the datapath operators. Comparisons with other cell sythesis tools shown that our approach was able to produce results comparable in area and generation time. Automatically generated cells were compared to standard-cell layouts and presented an average area overhead of just 14% while our circuits presented better or very close delay and power consumption. The datapaths produced by the compiler were compared to a traditional standard-cell based synthesis design flow and presented smaller area, delay and power consumption in average than this approach.

Ferramentas de projeto de circuitos integrados (do inglˆes, electronic design automation, ou simplesmente EDA) tˆem um papel fundamental na crescente complexidade dos projetos de circuitos digitais. Elas permitem aos projetistas criar circuitos com um n´umero de componentes ordens de grandezas maior do que seria poss´ıvel se os circuitos fossem projetados `a m˜ao como nos dias iniciais da microeletrˆonica. Neste trabalho, dois importantes problemas em EDA ser˜ao abordados: dimensionamento de portas e posicionamento detalhado dirigido a desempenho. Para dimensionamento de portas, uma nova metodologia de relaxac¸ ˜ao Lagrangiana ´e apresentada baseada em informac¸ ˜ao de temporarizac¸ ˜ao locais e propagac¸ ˜ao de sensitividades. Para posicionamento detalhado dirigido a desempenho, um conjunto de movimentos de c´elulas ´e criado usando uma formac¸ ˜ao ´otima atenta `a forc¸a de alimentac¸ ˜ao para o balanceamento de cargas. Nossos resultados experimentais mostram que tais t´ecnicas s˜ao capazes de melhorar o atual estado-da-arte. / Electronic design automation (EDA) tools play a fundamental role in the increasingly complexity of digital circuit designs. They empower designers to create circuits with several order of magnitude more components than it would be possible by designing circuits by hand as was done in the early days of microelectronics. In this work, two important EDA problems are addressed: gate sizing and timing-driven detailed placement. They are studied and new techniques developed. For gate sizing, a new Lagrangian-relaxation methodology is presented based on local timing information and sensitivity propagation. For timing-driven detailed placement, a set of cell movement methods are created using drive strength-aware optimal formulation to driver/sink load balancing. Our experimental results shows that those techniques are able to improve the current state-of-the-art.

O posicionamento das portas lógicas tem papel fundamental na qualidade de um circuito digital. A qualidade do posicionamento impacta diretamente na tamanho do circuito, no tempo de propagação dos sinais, consumo de energia, área com problemas de aquecimento, demanda de recursos de roteamento, etc. Desse modo, algoritmos de posicionamento de portas lógicas tem sido investigado por muitas décadas em busca de soluções de posicionamento com melhor qualidade e com o menor tempo de execução possível. Além disso, o posicionamento de portas lógicas é um problema de otimização combinatorial e ele é um dos problemas pertencentes a classe NP-Difícil. Desse modo, obter a solução ótima em tempo computalcional razoável é praticamente impossível. Portanto, a investigação de técnicas e algoritmos que provenham melhores soluções do que as obtidas atualmente para o posicionamento de portas lógicas é de fundamental importância para o contínuo avanço da indústria de microeletrônica. Neste trabalho foi proposto um algoritmo de posicionamento analítico detalhado para minimizar as violações no tempo de propagação dos sinais de dados. O algoritmo proposto é uma adaptação de um algoritmo de posicionamento analítico quadrático da etapa de posicionamento global para atuar sobre as portas lógicas combinacionais dos caminhos críticos na etapa de posicionamento detalhado. As portas lógicas movimentadas pela formulação propostas são aquelas combinacionais pertencentes aos caminhos críticos e aquelas que são vizinhas no primeiro nível lógico das pertencentes aos caminhos críticos. O algoritmo proposto opera somente sobre os caminhos com violações no tempo de propagação de late dos sinais de dados. A validação experimental do algoritmo proposto mostrou que as violações de Worst Negative Slack (WNS) e Total Negative Slack (TNS) foram reduzidas, respectivamente, em até 47,9% e 59,6% no tempo de propagação dos sinais de dados. Portanto, a qualidade do posicionamento detalhado incrementa em até 5%. Por outro lado, as violações de Average Bin Utilization (ABU) incrementam em até 5,5%. O algoritmo de posicionamento analítico detalhado opera sobre no máximo 1% do total de portas lógicas dos circuitos analisados. / The logical gates placement has a fundamental impact on the placement quality of the circuit. The placement quality impacts directly on circuit size, timing propagation, power consumption, hotspot areas, etc. Therefore, placement algorithms have been researched for a long time to improve placement quality with less runtime to find a good solution to the placement problem. In this work was proposed an analytical detailed placement algorithm to minimize timing propagation violations. The proposed algorithm was adapted from a quadratic algorithm of the global placement step to handle critical paths in detailed placement step. Detailed quadratic algorithm moves gates in critical paths and the gates in the first deep logical level of the ones in critical paths that are the immediate neighbors. The detailed analytical algorithm works only in combinational gates that are part of critical paths and for ones in late critical paths. The experimental validation of the proposed detailed analytical algorithm shows a reduction in WNS and TNS violation, respectively, up to 47.9% and 59.6% in timing propagation. Therefore, detailed placement quality had improved up to 5%. Otherwise, ABU penalty also increased up to 5.5%. In our formulation is moved up to 1% of the total number of gates in the benchmarks.

L’environnement radiatif spatial est un environnement sévère qui agit sur tout composants électroniques embarqués sur des engins spatiaux, y compris sous le bouclier naturel que nous procure le champ magnétique terrestre en orbite basse. Bien qu’il soit possible, en particulier à ces orbites, de se protéger efficacement contre les particules créant de la dose totale ionisante, cela pose plus de difficultés pour les particules générant des effets singuliers. Cela est d’autant plus un problème que l’utilisation des composants commerciaux (dits « COTS »), non conçus pour de telles applications, sont de plus en plus utilisés. Dans le cadre de cette thèse, les effets singuliers sur trois types de mémoires sont étudiés: SRAM, FRAM et NAND Flash. En se basant sur l’analyse des résultats de tests, les mécanismes d’erreurs induits par des particules générant des effets singuliers sont analysés. Avec pour objectif d’étudier et comparer la sensibilité de ces mémoires directement en orbite, l’expérience RES (Radiation Effect Study) a été développée et est présentée dans ce manuscrit. Cette expérience scientifique constituera la charge utile du nanosatellite de type CubeSat nommé MTCube (Memory Test CubeSat) developpé à l’Université de Montpellier en collaboration entre le Centre Spatial Universitaire Montpellier-Nîmes, et les laboratoires LIRMM et IES. Ce nanosatellite est financé par l’ESA (Agence Spatial Européenne). / Space radiation is a harsh environment affecting all electronic devices used on spacecraft, despite the presence of Earth’s protective magnetic field in Low Earth Orbit (LEO). Although particles inducing total ionizing dose (TID) can be effectively shielded against in LEO, particles responsible for Single Event Effects (SEEs) remain an issue for the reliability of electronics. This is particularly of concern considering the increasing use of Commercial-Off-The-Shelf (COTS) components, not designed for space applications. In the frame of this thesis, the SEE response of three commercial memory types are explored: SRAM, FRAM and NAND Flash. Based on SEE test results, the possible fault mechanisms induced by SEE particles on those devices are analysed. In order to study and compare the devices’ response with actual in-orbit measurements, the RES (Radiation Effect Study) science experiment was developed and is presented. The RES experiment will be the payload of the MTCube (Memory Test CubeSat) nanosatellite, which is being developed at the University of Montpellier as a joint project between the University Space Center (CSU Montpellier-Nîmes), as well as the LIRMM and IES laboratories. MTCube is financed by the European Space Agency (ESA).

Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells. / Datapath is the core where all the computations are performed in circuits for digital signal processing and also in microprocessors. The performance of the whole system is frequently determined by the implementation of the datapath. Tools dedicated for synthesis of this unit are called datapath compilers and use to take advantage on the structural regularity of the circuit to produce dense layouts and with good performance. This work presents a new flow for datapath generation. An automatic cell synthesis tool with support to non-complementary logic is used in conjunction with a datapath compiler to achieve timing optimization and technology independence. The cell library produced as result of the synthesis process is used by the compiler to place the cells and generate each one of the datapath operators. Comparisons with other cell sythesis tools shown that our approach was able to produce results comparable in area and generation time. Automatically generated cells were compared to standard-cell layouts and presented an average area overhead of just 14% while our circuits presented better or very close delay and power consumption. The datapaths produced by the compiler were compared to a traditional standard-cell based synthesis design flow and presented smaller area, delay and power consumption in average than this approach.