Le polissage mécano-chimique (CMP) en raison de spécifications sévères, telles que l'aplanissement de la surface à ± 5 nm, est devenu un enjeu crucial pour le développement des nœuds technologiques 14 nm et au-delà. Les méthodes actuelles de caractérisation de la topographie, limitées en termes de taille de surface analysée, évaluent l'efficacité des procédés sur des structures nommées boites de mesure. Ces structures mesurent 100 µm x 50 µm et sont situées entre les circuits intégrés. Elles sont donc non représentatives de la topographie de la puce et, de ce fait, des procédés de métrologie topographique de la puce sont requis. Dans un premier temps, nous montrons que la microscopie interférométrique est capable de caractériser la nano-topographie sur des distances centimétriques avec une résolution latérale micrométrique. La caractérisation par microscopie interférométrique de la nano-topographie induite par les procédés de CMP montre que les méthodes actuelles fournissent des valeurs topographiques non représentatives de la puce. Une méthodologie associée à ce nouveau type de caractérisation est proposée et discutée. Dans un deuxième temps, nous montrons que la diffusion de la lumière permet un contrôle rapide (trois minutes par plaques) et non destructif de variations nanométriques de la topographie de grilles de quelques dizaines de nanomètres de large sur toute la plaque.

Ce travail s'inscrit dans le contexte du retraitement du combustible irradié dans l'industrie nucléaire. La gestion du combustible usé fait partie des enjeux majeurs de l'industrie nucléaire aujourd'hui. Ses vastes implications sont de nature économique, politique et écologique. Puisque le combustible irradié contient 97 % des matières valorisables, de nombreux pays ont choisi de retraiter le combustible, non tant pour des raisons économiques que pour le besoin de réduire la quantité en déchets radiotoxiques. Le procédé de séparation le plus répandu est connu sous le nom PUREX et consiste à diluer le combustible dans une solution d'acide nitrique afn d'en extraire les matières valorisables, comme notamment l'uranium et le plutonium. Le procédé est soumis à des strictes contrôles qui s'effectuent au présent par prélèvement et analyse manuel des flux radiotoxiques. Il n'existe cependant peu d'outils pour la supervision du procédé en ligne. Ces travaux visent alors à développer un capteur adapté à cet environnement de mesure à la fois acide et ionisant. Les verres borosilicates étant répandus pour leur inertie chimique, nous proposons l'étude d'un capteur optique fondé sur le substrat de verre Borofloat 33 de Schott. Le capteur étudié et réalisé a été fabriqué grâce à deux technologies différentes : l'optique intégrée sur verre par échange d'ions pour la fabrication de fonction de guidage optique, et la microfluidique pour la gestion des flux acides au sein du capteur. L'approche optique permet de répondre aux besoins de polyvalence, de sensibilité et d'immunité au rayonnement électromagnétique. La microfluidique permet, quant à elle, de travailler sur des très faibles volumes d'échantillon, réduisant ainsi la radiotoxicité des flux d'analyse. Le principe de mesure du capteur repose sur l'effet photothermique, induit dans le fluide par absorption optique d'un faisceau laser d'excitation. L'absorption entraîne un changement de l'indice de réfraction du fluide qui est sondé par un interféromètre de Young, intégré sur la puce. Le volume sondé au sein du canal était de (33,5 ± 3,5) pl. Le changement d'indice de réfraction à la limite de détection était de ∆n_min = 1,2 × 10−6 , nous permettant de détecter une concentration minimale de cobalt(II) dans de l'éthanol de c_min = 6 × 10−4 mol/l, équivalent à un coefficient d'absorption de alpha_min = 1,2 × 10−2 cm−1. À la limite de détection du capteur, une quantité de N_min = (20 ± 2) fmol de cobalt(II) peut être détectée. La longueur d'interaction était de li = 14,9 µm et par conséquent l'absorbance minimale détectable égal K_min = (1,56±0,12)×10−5.

Parce que les architectures de test classiques visent principalement à accroître la contrôlabilité et l'observabilité des données manipulées par le système matériel, elles sont identifiées comme sources potentielles de manipulations frauduleuses lorsqu'elles sont mises en oeuvre dans des systèmes traitant de sécurité numérique. Les dispositifs sécurisés demandent donc de développer des moyens de test adaptés.<br>Ce rapport de thèse présente des solutions de test pour systèmes intégrés de chiffrement en s'attachant à la fois aux tests exécutés en fin de production ou en maintenance, et aux tests effectués en cours de fonctionnement. En ce qui concerne les tests exécutés hors fonctionnement normal, l'approche préconisée s'appuie sur un autotest intégré. Il présente les avantages cumulés de limiter l'accès aux moyens de test intégrés au système, il préserve donc la sécurité des données, d'effectuer un test de qualité, il garantit donc un bon fonctionnement du système, et enfin de ne demander que très peu de ressources additionnelles.<br>Profitant des propriétés inhérentes aux algorithmes de chiffrement (diffusion, confusion, itération) et des implantations matérielles qui en découlent (architectures rebouclées), des solutions d'autotest sont proposées pour des coeurs DES et AES. Il est aussi démontré comment les réutiliser pour générer les vecteurs de test d'autres ressources matérielles du système et analyser leurs réponses.<br>Pour ce qui concerne les tests exécutés en cours de fonctionnement, l'architecture particulière des coeurs de chiffrement est à nouveau mise à profit pour de la détection de fautes en ligne basée sur de la redondance d'information ou de matériel.

La miniaturisation des systèmes optiques est un domaine de recherche qui suscite un grand intérêt scientifique actuellement. En effet, moins volumineux et moins chers, ils peuvent prétendre à être diffusés dans des applications diverses. L'objectif de cette thèse est de concevoir des systèmes d'imagerie extrêmement compacts, intégrés au plus près du détecteur infrarouge refroidi, et idéalement solidaires de celui-ci. Des travaux de recherche sont actuellement menés pour miniaturiser les systèmes optiques : moins volumineux et moins chers, ils peuvent prétendre à être diffusés dans des applications diverses. L'objectif de cette thèse est de concevoir des systèmes d'imagerie extrêmement compacts, intégrés au plus près du détecteur infrarouge refroidi, et idéalement solidaires de celui-ci. J'ai tout d'abord mis en évidence des stratégies pour la simplification et la miniaturisation des systèmes optiques. Parmi elles, les approches menant à des systèmes multivoies semblent être les plus prometteuses pour concevoir des systèmes à la fois compacts et performants. J'ai alors proposé deux architectures multivoies simples, compactes et intégrées au plus près du détecteur infrarouge. La première, de champ d'observation égal à 120°, intègre une matrice de microlentilles à quelques centaines de micromètres seulement du détecteur infrarouge : elle est qualifiée de caméra sur puce. Des défis technologiques ont dû être relevés pour réaliser ce composant. J'ai développé un algorithme de reconstruction d'images et évalué expérimentalement les performances de la caméra. Ce système produit, après traitements, une image échantillonnée au pas de 7,5 µm. Cette valeur est deux fois meilleure que celle qui pourrait être obtenue avec une caméra monovoie classique, associée à un détecteur infrarouge à l'état de l'art actuel, avec un pas pixel de 15 µm. J'ai contribué à la réalisation du second système en développant une méthode originale et simple pour en fabriquer les matrices de microlentilles. Cette technique consiste à mouler par compression de la poudre de bromure de potassium à température ambiante.Ces travaux ouvrent la voie à une nouvelle génération de détecteurs infrarouges, qui intègrent une fonction d'imagerie.

Un équipement portable moderne intègre plusieurs capteurs d'image qui peuvent être de différents types. On peut citer en guise d'exemple un capteur couleur, un capteur infrarouge ou un capteur basse lumière. Cet équipement doit alors supporter différentes sources qui peuvent être hétérogènes en terme de résolution, de granularité de pixels et de fréquence d'émission des images. Cette tendance à multiplier les capteurs, est motivée par des besoins applicatifs dans un but de complémentarité en sensibilité (fusion des images), en position (panoramique) ou en champ de vision. Le système doit par conséquent être capable de supporter des applications de plus en plus complexes et variées, nécessitant d'utiliser une seule ou plusieurs sources d'image. Du fait de cette variété de fonctionnalités embarquées, le système électronique doit pouvoir s'adapter constamment pour garantir des performances en terme de latence et de temps de traitement en fonction des applications, tout en respectant des contraintes d'encombrement.% Même si depuis de nombreuses années, un grand nombre de solutions architecturales ont été proposées pour améliorer l'adaptabilité des unités de calcul, un problème majeur persiste au niveau du réseau d'interconnexion qui n'est pas suffisamment adaptable, en particulier pour le transfert des flux de pixels et l'accès aux données. Nous proposons dans cette thèse un nouveau réseau de communication sur puce (NoC) pour un SoC dédié à la vision. Ce réseau permet de gérer dynamiquement différents types de flux en parallèle en auto-adaptant le chemin de donnée entre les unités de calcul, afin d'exécuter de manière efficace différentes applications. La proposition d'une nouvelle structure de paquets de données, facilite les mécanismes d'adaptation du système grâce à la combinaison d'instructions et de données à traiter dans un même paquet. Nous proposons également un système de mémorisation de trames à adressage indirecte, capable de gérer dynamiquement plusieurs trames image de différentes sources d'image. Cet adressage indirect est réalisé par l'intermédiaire d'une couche d'abstraction matérielle qui se charge de traduire des requêtes de lecture et d'écriture, réalisées suivant des indicateurs de la trame requise (source de l'image, indice temporel et dernière opération effectuée). Afin de valider notre proposition, nous définissons une nouvelle architecture, appelée Multi Data Flow Ring (MDFR) basée sur notre réseau avec une topologie en anneau. Les performances de cette architecture, en temps et en surface, ont été évaluées dans le cadre d'une implémentation sur une cible FPGA

Le nombre de transistors dans une puce augmente constamment en suivant la conjecture de Moore, qui dit que le nombre de transistors dans une puce double tous les 2 ans. On arrive donc aujourd’hui à des systèmes d’une telle complexité que l’exploration architecturale ou le développement, même parallèle, de la conception de la puce et du code applicatif prend trop de temps. Pour réduire ce temps, la solution généralement admise consiste à développer des plateformes virtuelles reproduisant le comportement de la puce cible. Avoir une haute vitesse de simulation est essentiel pour ces plateformes, notamment pour les systèmes many-cœurs à cause du grand nombre de cœurs à simuler. Nous nous focalisons donc dans cette thèse sur la simulation native, dont le principe est de compiler le code source directement pour l’architecture hôte, offrant ainsi un temps de simulation que l’on peut espérer optimal. Mais un certain nombre de caractéristiques fonctionnelles spécifiques au cœur cible peuvent ne pas être présentes sur le cœur hôte. L’utilisation de l’assistance matérielle à la virtualisation (HAV) comme base pour la simulation native vient renforcer la dépendance de la simulation du cœur cible par rapport aux caractéristiques du cœur hôte. Nous proposons dans ce contexte un moyen de simuler les caractéristiques fonctionnelles spécifiques du cœur cible en simulation native basée sur le HAV. Parmi les caractéristiques propres au cœur cible, l’unité de calcul à virgule flottante est un élément important, bien trop souvent négligé en simulation native conduisant certains calculs à donner des résultats différents entre le cœur cible et le cœur hôte. Nous nous restreignons au cas de la simulation compilée et nous proposons une méthodologie permettant de simuler correctement les opérations de calcul à virgule flottante. Finalement la simulation native pose des problèmes de passage à l’échelle. Des problèmes de découplage temporel amènent à simuler inutilement certaines instructions lors de procédures de synchronisation entre des tâches s’exécutant sur les cœurs cibles, conduisant à une réduction de la vitesse de simulation. Nous proposons des solutions pour permettre un meilleur passage à l’échelle de la simulation native. / The number of transistors in one chip is increasing following Moore’s conjecture which says that the number of transistors per chip doubles every two years. Current systems are so complex that chip design and specific software development for one chip take too much time even if software development is done in parallel with the design of the hardware architecture, often because of system integration issues. To help reducing this time, the general solution consists of using virtual platforms to reproduce the behavior of the target chip. The simulation speed of these platforms is a major issue, especially for many-core systems in which the number of programmable cores is really high. We focus in this thesis on native simulation. Its principle is to compile source code directly for the host architecture to allow very fast simulation, at the cost of requiring "equivalent" features on the target and host cores.However, some target core specific features can be missing in the host core. Hardware Assisted Virtualization (HAV) is used to ease native simulation but it reinforces the dependency of the target chip simulation regarding the host core capabilities. In this context, we propose a solution to simulate the target core functional specific features with HAV based native simulation.Among target core features, the floating point unit is an important element which is neglected in native simulation leading to potential functional differences between target and host computation results. We restrict our study to the compiled simulation technique and we propose a methodology ensuring to accurately simulate floating point computations while still keeping a good simulation speed.Finally, native simulation has a scalability issue. Time decoupling problems generate unnecessary code simulation during synchronisation protocols between threads executed on the target cores, leading to an important decrease of simulation speed when the number of cores grows. We address this problem and propose solutions to allow a better scalability for native simulation.

Le rat (Rattus spp.) est une source de nombreux pathogènes zoonotiques responsables de morbidité et de mortalité dans le monde. Ces espèces sont particulièrement problématiques en santé publique car leur mode de vie synanthrope favorise la proximité rat-Homme et la transmission potentielle de pathogènes. Selon l'approche « une seule santé », la surveillance sanitaire des rats et d'autres espèces animales sensibles devrait contribuer à améliorer la santé de ces dernières et de l'Homme. Notre objectif était de développer la surveillance des zoonoses associées aux rats chez une espèce source (R. norvegicus) et chez des espèces cibles (bovins, chiens et porcs) en tant que sentinelles de l'exposition de l'Homme. L'intérêt de méthodes de détection dont la micro-puce à ADN développée dans le cadre du projet européen « WildTech » et l'investigation de la distribution du risque étaient les thèmes majeurs de ces travaux. Ils ont été documentés à partir de 181 rats capturés dans le Rhône entre 2010 et 2013 et, de données diagnostiques de leptospiroses animales enregistrées au Laboratoire des Leptospires – Lyon entre 2008 et 2012. Les méthodes de détection directes et indirectes utilisées à des fins de surveillance ont montré leur intérêt par la mise en évidence de quatre pathogènes potentiellement zoonotiques chez les rats (Hantavirus Séoul, virus de l'hépatite E, Leptospira spp. et Toxoplasma gondii). Malgré la spatialisation hétérogène des statuts infectieux, Leptospira spp. et l'hantavirus Séoul étaient les dangers prédominants avec respectivement, 26%, CI95%=20%-33% et 14%, CI95%=8%-20% de rats infectés par ces agents. Leur distribution spatiale a été caractérisée par des indices socio-économiques et, dans le cas des infections par les leptospires, une étude approfondie des souches circulantes a montré que leur persistance relevait de facteurs locaux, intrinsèques à la colonie. L'étude des leptospiroses animales (chiens et bovins) suggère leur exposition accrue au sérogroupe Australis, leur distribution spatiale hétérogène et une croissance significative de l'incidence annuelle canine. Ces trois observations également rapportées chez l'Homme soulignent l'intérêt de la surveillance de ces espèces en tant que sentinelles. Les informations obtenues par l'ensemble des méthodes appliquées contribuent à une meilleure compréhension de l'épidémiologie des zoonoses associées aux rats et de la leptospirose en particulier, afin d'orienter la mise en œuvre de leur surveillance et les décisions de santé publique à venir. / Rats (Rattus spp.) are a source of a number of zoonotic pathogens responsible for morbidity and mortality worldwide. These species are particularly problematic with regards to rat associated health risks because rats are living in close contact with people leading to potentially rat disease transmission. Based on the "One Health" approach, surveillance of zoonotic pathogens in rats and other susceptible hosts should help to improve animal and human health. Our aim was to develop the surveillance of rat-associated zoonoses in a source species (Rattus norvegicus) and, in some target populations (cattle, dogs and pigs) as sentinels of human exposure. The screening methods including DNA microarray developed for the purpose of the "WildTech" project and the spatial distribution of the risk were the major themes in this work. They have been documented based on 181 rats captured in the administrative unit “département du Rhône” between 2010 and 2013 and, diagnostic data of leptospirosis in cattle, dogs and pigs, recorded at "Laboratoire des Leptospires – Lyon" between 2008 and 2012. The application of various screening methods (direct and indirect) for the purpose of surveillance were relevant and detected four potentially zoonotic pathogens circulating in rats, (hantavirus Seoul, hepatitis E virus, Leptospira spp. and Toxoplasma gondii). Although the location of infected rats varied among a short geographic distance, Leptospira spp. and hantavirus Seoul were the predominant hazard with respectively 26%, IC95% = 20% -33% and 14%, IC95% = 8% -20% of infected rats. Their spatial distribution could be characterized with socio-economic indices and, regarding Leptospira-infected rats, a further study shown that the maintenance of strains was related to local and intrinsic factors. The study of leptospirosis in dogs and cattle revealed their increased exposure to the serogroup Australis, their heterogeneous spatial distribution and the significant increase of annual incidence in dogs. The same trends were observed in humans which underlines the relevance of surveillance of animal leptospirosis as sentinels of human exposure. All together, the information obtained contributes to a better understanding of the epidemiology of rat-associated zoonoses to support implementation of surveillance and public health decisions in the future.

Dans le domaine des cartes à puce, les analyses de vulnérabilité demandent d’être à la pointe de l’art en termes d’attaques et de techniques de protection. Une attaque classique est l’injection de fautes, réalisée au niveau matériel notamment par des techniques laser. Pour anticiper les impacts possibles de ce type d'attaque, certaines analyses sont menées au niveau logiciel. Il est donc fortement d’actualité de pouvoir définir des critères et proposer des outils automatiques permettant d’évaluer la robustesse d’une application à ce type d’attaque, d’autant plus que les techniques d’attaques matérielles permettent maintenant d’enchaîner plusieurs attaques (spatiales ou temporelles) au cours d’une exécution. En effet, des travaux de recherche récents évaluent l'impact des contre-mesures face à ce type d'attaque[1], ou tentent de modéliser les injections de faute au niveau C[2]. Le sujet de thèse proposé s'inscrit dans cette problématique, avec néanmoins la particularité novatrice de s'intéresser au couplage des analyses statique et dynamique dans le cas des injections de fautes effectuées au niveau binaire. Un des objectifs de la thèse est d'offrir un cadre paramétrable permettant de simuler des attaques par faute telles qu'elles peuvent être réalisées par le laboratoire CESTI-LETI au niveau matériel. Il faudra donc proposer un modèle intermédiaire générique permettant de spécifier des contraintes réelles comme par exemple les différents types de mémoires (RAM, EEPROM, ROM), qui peuvent induire des fautes permanentes ou volatiles. Concilier les analyses statiques du code et l'injection de fautes dynamiques devra permettre de maîtriser la combinatoire des exécutions et de guider l'analyse à l'aide de patterns d'attaques. À ce titre, on sera amené à proposer une taxonomie des attaques et de nouvelles modélisations d'attaques. Il faudra également adapter les outils d'analyse statique aux conséquences de l'injection dynamique de fautes, qui peut modifier profondément le code en changeant l'interprétation des instructions, ce qui a un effet similaire à la génération de code à l'exécution. Ce sujet de thèse s'inscrit dans la stratégie d'innovation du CESTI-LETI et pourra aboutir à un vérificateur automatique de code utilisable par les évaluateurs du CESTI-LETI. [1] A. Séré, J-L. Lanet et J. Iguchi-Cartigny. « Evaluation of Countermeasures Against Fault Attacks on Smart Cards ». en. In : International Journal of Security and Its Applications 5.2 (2011). [2] Xavier Kauffmann-Tourkestansky. « Analyses sécuritaires de code de carte à puce sous attaques physiques simulées ». Français. THESE. Université d’Orléans, nov. 2012. url : http://tel.archives-ouvertes.fr/tel-00771273. / Vulnerability detections for smart cards require state of the art methods both to attack and to protect the secure device. A typical type of attack is fault injection, most notably performed by means of laser techniques. To prevent some of the consequences of this kind of attacks, several analyses are conducted at the software level. Being able to define criteria and to propose automated tools that can survey the robustness of an application to fault injection is thus nowadays a hot topic, even more so since the hardware attack techniques allow today an attacker to perform several attacks in a single software execution. Indeed, recent research works evaluate the effectiveness of counter-measures against fault injection[1], or attempt to develop models of fault injection at the C level[2]. This thesis project addresses the issue of multiple faults injection, albeit by adding the distinctive aspect of static and dynamic analysis interaction in a context of binary-level fault injection. An objective of the thesis is to achieve a configurable framework to simulate fault injections in the way they are currently performed by the CESTI-LETI laboratory on the actual hardware. To do so we will develop a generic intermediate model that will allow us to specify hardware constraints, such as the various kinds of memories (RAM, EEPROM, ROM), whose different properties can induce either permanent or volatile faults. Combining the static code analysis with dynamic fault injections should prevent the combinatory explosion of the executiions while attack patterns will guide the analysis. A taxonomy of attacks and new attack modelisations could emerge from this work. An adaption of the tools for static analysis is also required, because dynamic fault injection can deeply change the code by modifying the interpretation of the instructions, in a similar manner to dynamic compilation. This thesis project falls within the CESTI-LETI's innovation strategy, et could lead to an automated code verifier that could be used by the CESTI-LETI evaluation specialists. [1] A. Séré, J-L. Lanet et J. Iguchi-Cartigny. « Evaluation of Countermeasures Against Fault Attacks on Smart Cards ». en. In : International Journal of Security and Its Applications 5.2 (2011). [2] Xavier Kauffmann-Tourkestansky. « Analyses sécuritaires de code de carte à puce sous attaques physiques simulées ». Français. THESE. Université d’Orléans, nov. 2012. url : http://tel.archives-ouvertes.fr/tel-00771273.

L’essor considérable de la RFID s’accompagne actuellement par le développement de nombreuses technologies qui viennent compléter l’offre déjà présente tout en cherchant à répondre à de nouvelles problématiques. La RFID sans puce (ou chipless) en est un exemple ; l’objectif affiché est de réduire considérablement le prix du tag ainsi que d’augmenter significativement la quantité d’information qu’il contient de manière à pouvoir concurrencer le code à barres tout en conservant les bénéfices d’une approche de lecture flexible basée sur une communication par ondes radio. Pour répondre à la problématique de la quantité d’information d’un tag, ce travail de thèse propose une nouvelle méthode de codage basée sur la forme globale du RCS du tag. Pour ce faire, il faut être capable de réaliser des tags dont le RCS est donné, ce qui consiste à résoudre un problème inverse. Une méthode de conception basée sur l’assemblage de motifs résonants est proposée. Les principales caractéristiques de ces éléments de base (amplitude, fréquence, coefficient de qualités) sont contrôlées par des paramètres géométriques. / The important growth of RFID goes along with the development of many technologies which complement the current offer by adding new possibilities. The chipless RFID is a perfect example of such technology. The purpose of the approach is to considerably reduce the price of the tag while increasing the data encoding capacity in order to compete with the barcode. The RF link between the tag and the reader also permit a flexible reading. In order to increase the coding capacity of a chipless tag, this PHD work proposes a new coding method based on the overall shape of the electromagnetic signature. To do this, we must be able design tags for which the RCS is given in advance, which amounts to the resolution of an inverse problem. A method based on the decomposition of the RCS on a base of resonators is proposed. The main characteristics of these base elements (amplitude, frequency, quality factor) are controlled by geometric parameters.

Grâce à une réduction considérable dans les dimensions des transistors, les systèmes informatiques sont aujourd'hui capables d'intégrer un très grand nombre de cœurs de calcul en une seule puce (System-on-Chip, SoC). Faire communiquer les composants au sein d'une puce est aujourd'hui assuré par un réseau de commutation de paquet intégré, communément appelé Network-on-Chip (NoC). Cependant, le passage à des technologies de plus en plus réduites rend les circuits plus vulnérables aux fautes et aux défauts de fabrication. Le réseau sur puce peut donc se retrouver avec des routeurs ou des liens non-opérationnels, qui ne peuvent plus être utilisés pour le routage de paquets. Par conséquent, le niveau de flexibilité offert par l'algorithme de routage n'a jamais été aussi important. La première partie de cette thèse consiste à proposer une méthodologie généralisée, permettant de concevoir des algorithmes de routage hautement flexibles, combinant tolérance aux fautes et hautes performances, et ce pour n'importe quelle topologie réseau. Cette méthodologie est basée sur une nouvelle condition suffisante pour l'absence d'interblocages (deadlocks) qui, contrairement aux méthodes existantes qui imposent des restrictions importantes sur l'utilisation des buffers, s'évalue de manière dynamique en fonction de chaque paquet et ne requiert pas un partitionnement stricte des canaux virtuels (virtual channels). Il est montré que ce degré élevé de liberté dans l'utilisation des buffers a un impact positif à la fois sur les performances et sur la robustesse du NoC, sans pour autant augmenter la complexité en termes d'implémentation matérielle. La seconde partie de la thèse s'intéresse à une problématique plus spécifique, qui est celle du routage dans des topologies tri-dimensionnelles partiellement connectées, qui vont vraisemblablement être en vigueur à cause du coût important des connexions verticales, réalisées en utilisant la technologie TSV (Through-Silicon Via). Cette thèse introduit un nouvel algorithme de routage pour ce type d'architectures nommé "First-Last". Grâce à un placement original des canaux virtuels, cet algorithme est le seul capable de garantir la connectivité totale du réseau en présence d'un seul pilier de TSVs de coordonnées arbitraires, tout en ne requérant de canaux virtuels que sur deux des ports du routeur. Contrairement à d'autres algorithmes qui utilisent le même nombre total de canaux virtuels, First-Last n'impose aucune règle sur la position des piliers, ni sur les piliers à sélectionner durant l'exécution. De plus, l'algorithme proposé ayant été construit en utilisant la méthode décrite dans la première partie de la thèse, il offre une utilisation optimisée des canaux virtuels ajoutés. L'implémentation d'un nouvel algorithme de routage implique souvent des changements considérables au niveau de la microarchitecture des routeurs. L'évaluation de ces nouvelles solutions requiert donc une plateforme capable de simuler précisément l'architecture matérielle du réseau au cycle près. De plus, il est essentiel de tester les nouvelles architectures sur des tailles de réseau significativement grandes, pour s'assurer de leur scalabilité et leur applicabilité aux technologies émergentes (e.g. intégration 3D). Malheureusement, les simulateurs de réseaux sur puce existants ne sont pas capables d'effectuer des simulations sur de grands réseaux (milliers de cœurs) assez vite, et souvent, la précision des simulations doit être sacrifiée afin d'obtenir des temps de simulation raisonnables. En réponse à ce problème, la troisième et dernière partie de cette thèse est consacrée à la conception et au développement d'un modèle de simulation générique, extensible et parallélisable, exploitant la puissance des processeurs graphiques modernes (GPU). L'outil développé modélise l'architecture d'un routeur de manière très précise et peut simuler de très grands réseaux en des temps record. / Networks-on-Chip (NoCs) have proven to be a fast and scalable replacement for buses in current and emerging many-core systems. They are today an actively researched topic and various solutions are being explored to meet the needs of emerging applications in terms of performance, quality of service, power consumption, and fault-tolerance. This thesis presents contributions in two important areas of Network-on-Chip research:- The design of ultra-flexible high-performance deadlock-free routing algorithms for any topology.- The design and implementation of parallel cycle-accurate Network-on-Chip simulators for a fast evaluation of new NoC architectures.While aggressive technology scaling has its benefits in terms of delay, area and power, it is also known to increase the vulnerability of circuits, suggesting the need for fault-tolerant designs. Fault-tolerance in NoCs is directly tied to the degree of flexibility of the routing algorithm. High routing flexibility is also required in some irregular topologies, as is the case for TSV-based 3D Network-on-Chips, wherein only a subset of the routers are connected using vertical connections. Unfortunately, routing freedom is often limited by the deadlock-avoidance method, which statically restricts the set of virtual channels that can be acquired by each packet.The first part of this thesis tackles this issue at the source and introduces a new topology-agnostic methodology for designing ultra-flexible routing algorithms for Networks-on-Chips. The theory relies on a novel low-restrictive sufficient condition of deadlock-freedom that is expressed using the local information available at each router during runtime, making it possible to verify the condition dynamically in a distributed manner.A significant gain in both performance and fault-tolerance when using our methodology compared to the existing static channel partitioning methods is reported. Moreover, hardware synthesis results show that the newly introduced mechanisms have a negligible impact on the overall router area.In the second part, a novel routing algorithm for vertically-partially-connected 3D Networks-on-Chips called First-Last is constructed using the previously presented methodology.Thanks to a unique distribution of virtual channels, our algorithm is the only one capable of guaranteeing full connectivity in the presence of one TSV pillar in an arbitrary position, while requiring a low number of extra buffers (1 extra VC in the East and North directions). This makes First-Last a highly appealing cost-effective alternative to the state-of-the-art Elevator-First algorithm.Finally, the third and last part of this work presents the first detailed and modular parallel NoC simulator design targeting Graphics Processing Units (GPUs). First, a flexible task decomposition approach, specifically geared towards high parallelization is proposed. Our approach makes it easy to adapt the granularity of parallelism to match the capabilities of the host GPU. Second, all the GPU-specific implementation issues are addressed and several optimizations are proposed. Our design is evaluated through a reference implementation, which is tested on an NVidia GTX980Ti graphics card and shown to speed up 4K-node NoC simulations by almost 280x.