Un système logiciel embarqué est dit reconfigurable, s’il peut modifier son comportement ou son architecture selon l’évolution des exigences de son contexte d’utilisation et la variation des contraintes de son environnement d’exécution. La croissance constante de la complexité afférente et l’autonomie indispensable à la gestion des systèmes logiciels embarqués rendent la reconfiguration de plus en plus importante. Les défis concernent autant le niveau modèle de conception que le niveau environnement et support d’exécution. Les contributions de ce travail portent sur la reconfiguration dynamique guidée par les modèles dans le processus de développement des systèmes logiciels embarqués. Elles ciblent à la fois le niveau modélisation et le niveau plate-forme d’exécution. Par ailleurs, nous proposons une approche basée sur l’ingénierie dirigée par les modèles permettant le passage automatisé et fiable des modèles vers l’implantation, sans rupture de la chaîne de production. / An embedded software system is reconfigurable when it can modify its behavior or its architecture. The reconfigurations are launched according to the evolution of context requirements and the variation of execution environment constraints. The constant growth of the complexity in embedded systems makes the reconfiguration more important and more difficult to achieve. The challenges concern as much the design model level as the runtime support level. The development of these systems according to the traditional processes is not more applicable in this context. New methods are necessary to conceive and to supply reconfigurable embedded software architectures. We propose a model driven approach that enables to specify dynamic embedded software architectures with respect to non-functional properties. We also propose a runtime support that enables to perform dynamic embedded applications generated from a high level description.

Pour supporter l’évolution constante des standards de communication numérique, du GSM vers la 5G, les équipements de communication doivent continuellement s’adapter. Face à l’utilisation croissante de l’internet, on assiste à une explosion du trafic de données, ce qui augmente la consommation d'énergie des appareils de communication sans fil et conduit donc à un impact significatif sur les émissions mondiales de CO2. De plus en plus de recherches se sont concentrées sur l'efficacité énergétique de la communication sans fil. La radio Intelligente, ou Cognitive Radio (CR), est considérée comme une technologie pertinente pour les communications radio vertes en raison de sa capacité à adapter son comportement à son environnement. Sur la base de métriques fournissant suffisamment d'informations sur l'état de fonctionnement du système, une décision optimale peut être effectuée en vue d'une action de reconfiguration, dans le but de réduire au minimum la dissipation d'énergie tout en ne compromettant pas les performances. Par conséquent, tout équipement intelligent doit disposer d’une architecture de gestion de la reconfiguration. Nous avons retenu l’architecture HDCRAM (Hierarchical and Distributed Cognitive Radio Architecture Management), développée dans notre équipe, et nous l’avons déployée sur des plates-formes hétérogènes. L'un des objectifs est d'améliorer l'efficacité énergétique par la mise en œuvre de l’architecture HDCRAM. Nous l’avons appliquée à un système OFDM simplifié pour illustrer comment HDCRAM permet de gérer efficacement le système et son adaptation à un environnement évolutif. / As the digital communication systems evolve from GSM and now toward 5G, the supported standards are also growing. The desired communication equipments are required to support different standards in a single device at the same time. And more and more wireless Internet services have been being provided resulting in the explosive growth in data traffic, which increase the energy consumption of the communication devices thus leads to significant impact on global CO2 emission. More and more researches have focused on the energy efficiency of wireless communication. Cognitive Radio (CR) has been considered as an enabling technology for green radio communications due to its ability to adapt its behavior to the changing environment. In order to efficiently manage the sensing information and the reconfiguration of a cognitive equipment, it is essential, first of all, to gather the necessary metrics so as to provide enough information about the operating condition thus helping decision making. Then, on the basis of the metrics obtained, an optimal decision can be made and is followed by a reconfiguration action, whose aim is to minimize the power dissipation while not compromising on performance. Therefore, a management architecture is necessary to be added into the cognitive equipment acting as a glue to realize the CR capabilities. We introduce a management architecture, namely Hierarchical and Distributed Cognitive Radio Architecture Management (HDCRAM), which has been proposed for CR management by our team. This work focuses on the implementation of HDCRAM on heterogeneous platforms. One of the objectives is to improve the energy efficiency by the management of HDCRAM. And an example of a simplified OFDM system is used to explain how HDCRAM works to efficiently manage the system to adapt to the changing environment.

The advances in mobile telecommunication networks as well as in mobile device technology have stimulated the development of a wide range of mobile applications. While it is sensible to install at least some components of applications on mobile devices to gain independence of rather unreliable mobile network connections, it is difficult to decide about the suitable application components and the amount of data to be provided. Because the environment of a mobile device can change and mobile business processes evolve over time, the mobile system should adapt to these changes dynamically to ensure productivity. In this paper, we present a mobile middleware that targets typical problems of mobile applications and dynamically adapts to context changes at runtime by utilizing reconfiguration triggers.

Dans ces travaux de thèse, nous proposons de nouvelles méthodes d’estimation de canal pour un système full-duplex dédié aux communications véhiculaires. Les deux canaux relatifs au signal utile (SOI) et au signal interférant (SI) sont estimés. Les méthodes que nous proposons sont classées selon si les pilotes des deux signaux sont envoyés séparément ou simultanément. Dans le cas de la transmission séparée des pilotes, nous proposons un algorithme se basant sur un positionnement dynamique des pilotes ainsi qu’une méthode hybride qui combine l’approche du changement de position des pilotes avec l’emploi des séquences d’apprentissage en début de trame. Nous proposons également une méthode visant à optimiser l’estimation classique qui se base sur un séquence d’apprentissage en amélioration l’estimation au niveau de chaque symbole préambule. Dans le contexte d’une transmission simultanée des pilotes, nous proposons deux algorithmes visant à améliorer les performances d’estimation par rapport aux méthodes existantes. Dans la première méthode proposée, les deux canaux SI et SOI sont estimés dans le domaine fréquentiel à l’aide des itérations de Landweber. La seconde proposition consiste à utiliser une matrice de projectionafin d’éviter le bruit engendré par les données inconnues du signal SOI lors de l’estimation. Finalement, nous proposons une méthode d’estimation de canal sélectif en temps et en fréquence pour des fréquences doppler faibles à modérées. Certaines méthodes proposées sont implémentées dans un système full-duplex expérimental qui a recours aux antennes reconfigurables pour réaliser l’annulation passive. / In this work of thesis, we propose new channel estimation approaches for a full-duplex system dédicated to vehicular communications. Both the self-interference (SI) and intended (SOI) channel are estimated. We propose different estimation méthods according to whether the pilots of the signals are transmitted jointly or separately. In the separate transmission, an estimation based on a new pilot configuration is proposed as well as a hybrid method which use both pilot configuration and training sequences.We also propose an optimisation of the conventional training-based method.It consists of improving the estimation of each training symbole. In the joint transmission, we propose two algorithms that aims to improve the estimation performances compared to the existing methods. In the first proposed method, the two channels are first estimated in the frequency domain using the Landweber iterations. The second proposition consists of using a projection matrix to manipulate only the pilots and avoid the noise that is caused by the SOI unknown datas. Finally, we propose a time and frequency-selective channel estimation for low and medium doppler frequency. Some of the proposed estimators are implemented on a real Full Duplex communication system which use Multi-reconfigurable antennas to perform the passive cancellation.

Partial reconfiguration is a unique capability provided by several Field Programmable Gate Array (FPGA) vendors recently, which involves altering part of the programmed design within an SRAM-based FPGA at run-time. In this dissertation, a Multilayer Runtime Reconfiguration Architecture (MRRA) is developed, evaluated, and refined for Autonomous Runtime Partial Reconfiguration of FPGA devices. Under the proposed MRRA paradigm, FPGA configurations can be manipulated at runtime using on-chip resources. Operations are partitioned into Logic, Translation, and Reconfiguration layers along with a standardized set of Application Programming Interfaces (APIs). At each level, resource details are encapsulated and managed for efficiency and portability during operation. An MRRA mapping theory is developed to link the general logic function and area allocation information to the device related physical configuration level data by using mathematical data structure and physical constraints. In certain scenarios, configuration bit stream data can be read and modified directly for fast operations, relying on the use of similar logic functions and common interconnection resources for communication. A corresponding logic control flow is also developed to make the entire process autonomous. Several prototype MRRA systems are developed on a Xilinx Virtex II Pro platform. The Virtex II Pro on-chip PowerPC core and block RAM are employed to manage control operations while multiple physical interfaces establish and supplement autonomous reconfiguration capabilities. Area, speed and power optimization techniques are developed based on the developed Xilinx prototype. Evaluations and analysis of these prototype and techniques are performed on a number of benchmark and hashing algorithm case studies. The results indicate that based on a variety of test benches, up to 70% reduction in the resource utilization, up to 50% improvement in power consumption, and up to 10 times increase in run-time performance are achieved using the developed architecture and approaches compared with Xilinx baseline reconfiguration flow. Finally, a Genetic Algorithm (GA) for a FPGA fault tolerance case study is evaluated as a ultimate high-level application running on this architecture. It demonstrated that this is a hardware and software infrastructure that enables an FPGA to dynamically reconfigure itself efficiently under the control of a soft microprocessor core that is instantiated within the FPGA fabric. Such a system contributes to the observed benefits of intelligent control, fast reconfiguration, and low overhead.

Video coding is widely used in our daily life. Due to its high computational complexity, hardware implementation is usually preferred. In this research, we investigate both ASIC hardware design approach and reconfigurable hardware design approach for video coding applications. First, we present a unified architecture that can perform Discrete Cosine Transform (DCT), Inverse Discrete Cosine Transform (IDCT), DCT domain motion estimation and compensation (DCT-ME/MC). Our proposed architecture is a Wavefront Array-based Processor with a highly modular structure consisting of 8*8 Processing Elements (PEs). By utilizing statistical properties and arithmetic operations, it can be used as a high performance hardware accelerator for video transcoding applications. We show how different core algorithms can be mapped onto the same hardware fabric and can be executed through the pre-defined PEs. In addition to the simplified design process of the proposed architecture and savings of the hardware resources, we also demonstrate that high throughput rate can be achieved for IDCT and DCT-MC by fully utilizing the sparseness property of DCT coefficient matrix. Compared to fixed hardware architecture using ASIC design approach, reconfigurable hardware design approach has higher flexibility, lower cost, and faster time-to-market. We propose a self-reconfigurable platform which can reconfigure the architecture of DCT computations during run-time using dynamic partial reconfiguration. The scalable architecture for DCT computations can compute different number of DCT coefficients in the zig-zag scan order to adapt to different requirements, such as power consumption, hardware resource, and performance. We propose a configuration manager which is implemented in the embedded processor in order to adaptively control the reconfiguration of scalable DCT architecture during run-time. In addition, we use LZSS algorithm for compression of the partial bitstreams and on-chip BlockRAM as a cache to reduce latency overhead for loading the partial bitstreams from the off-chip memory for run-time reconfiguration. A hardware module is designed for parallel reconfiguration of the partial bitstreams. The experimental results show that our approach can reduce the external memory accesses by 69% and can achieve 400 MBytes/s reconfiguration rate. Detailed trade-offs of power, throughput, and quality are investigated, and used as a criterion for self-reconfiguration. Prediction algorithm of zero quantized DCT (ZQDCT) to control the run-time reconfiguration of the proposed scalable architecture has been used, and 12 different modes of DCT computations including zonal coding, multi-block processing, and parallel-sequential stage modes are supported to reduce power consumptions, required hardware resources, and computation time with a small quality degradation. Detailed trade-offs of power, throughput, and quality are investigated, and used as a criterion for self-reconfiguration to meet the requirements set by the users.

Les systèmes temps réel peuvent être grands, distribués et avoir un environnement dynamique. Cela exige la mise en place de différents modes de fonctionnement et techniques de fiabilité. Par ailleurs, ces différents changements dynamiques d'architecture et de comportement ont un impact sur les caractéristiques temporelles des systèmes qui nécessitent une étude particulière de la capacité des comportements d'adaptation à garantir les contraintes fixées aux systèmes. Le travail présenté dans cette thèse est focalisé sur la spécification de l'adaptabilité d'un système temps réel et l'étude sur de jeux de configurations prédéfinis de l'impact temporel des actions d'adaptation dynamique. Pour cela, nous présentons une méthodologie outillée basée sur la notion de Mode du profil MARTE. Chaque mode représente un comportement possible du système pour un environnement bien déterminé associé à une configuration logicielle. L'approche développée propose de modéliser le comportement adaptatif à travers la définition du contexte, de la variabilité, des opérations de reconfigurations et de la configuration de base. L'analyse d'ordonnançabilité est ensuite effectuée au niveau du modèle en intégrant l'impact des comportements d'adaptation. Deux paradigmes de modélisation peuvent alors être exploités pour effectuer cette analyse : les requêtes et les flots de données. Cela permet de vérifier que les contraintes temporelles de notre système resteront satisfaites en intégrant les opérations de reconfiguration issues du comportement adaptatif. Enfin, l'approche permet de générer des implantations des comportements adaptatifs à partir des modèles afin d'automatiser l'intégration des mécanismes d'adaptation dans les systèmes temps réel. / Real-time systems can be large, distributed and have a dynamic environment. This requires the introduction of various operating modes and reliability techniques. Different operating modes are associated with a different architecture and behavior. Dynamic changes between these modes have an impact on the temporal characteristics of systems which requires an analysis whether the constraints of the system are also fulfilled during adaptations. The work presented in this thesis is focused on specifying the adaptability and the study of the temporal impact of dynamic adaptation actions on a predefined set of configurations. For this purpose, we present a tooled methodology based on the concept of Mode of the MARTE profile. Each mode represents a possible behavior of the system for a well determined environment associated with a software configuration. The influence of these operations on the temporal behavior of the system is done via schedulability analysis. This methodology proposes to model the adaptive behavior through the definition of the context, the variability, the reconfiguration operations and of the base configuration. The schedulability analysis is performed at the model level by incorporating the impact of the behavior of adaptation. Two paradigms of modeling can be exploited to perform this analysis: request/reply and data flow. This allows to verify that the temporal constraints of our system will remain satisfied even with the inclusion of reconfiguration operations executing the adaptive behavior. Finally, the approach allows generating the implementation of adaptive behavior from the model to automate the integration of adaptation mechanisms in real-time systems.

Cette thèse s'intéresse à la définition de mécanismes, aussi bien au niveau logiciel que matériel, facilitant la gestion des systèmes-sur-puce hétérogènes et dynamiquement reconfigurable (HRSoC). L'hétérogénéité de ses architectures se manifeste par la présence à la fois de processeurs de calcul généralistes et de modules matériels reconfigurables. L'objectif de cette thèse est de permettre à un développeur d'application de s'abstraire de cette hétérogénéité en ce qui concerne l'allocation des tâches sur les différentes unités de calcul disponibles. Cette abstraction passe par une première phase d'homogénéisation des interfaces utilisateurs (API) et la définition d'un modèle de thread matériel, au même titre qu'il existe des threads logiciels. Cette homogénéisation se poursuit ensuite dans la gestion de ces threads matériels. Nous avons implémenté des services au niveau du système d'exploitation permettant de sauvegarder, préempter, et restaurer le contexte d'un thread matériel. Des outils de conception ont également été développés afin de surpasser le problème de la relocation d'un thread matériel au sein d'un FPGA. Enfin, la dernière étape a été d'étendre l'accès aux services offerts par tous les systèmes d'exploitation distribués au sein de la plateforme à tous les threads s'exécutant sur celle-ci, indépendamment de leur localisation. Ceci a été réalisé via une implémentation originale de l'API MRAPI. Avec ces trois étapes, nous avons apporté une base solide afin, dans le futur, de proposer au développeur un flot de conception dédié aux architectures HRSoC lui permettant de procéder à une exploration architecturale précise de son système. Finalement, afin d'éprouver le fonctionnement de ces mécanismes, nous avons réalisé une plateforme de démonstration sur FPGA Virtex 5 mettant en scène une application de suivi de cibles dynamique. / This thesis aims to define software and hardware mechanisms helping in the management the Heterogeneous and dynamically Reconfigurable Systems-on-Chip (HRSoC). The heterogeneity is due to the presence of general processing units and reconfigurable IPs. Our objective is to provide to an application developer an abstracted view of this heterogeneity, regarding the task mapping on the available processing elements. First, we homogenize the user interface defining a hardware thread model. Then, we pursue with the homogenization of the hardware threads management. We implemented OS services permitting to save and restore a hardware thread context. Conception tools have also been developed in order to overcome the relocation issue. The last step consisted in extending the access to the distributed OS services to every thread running on the platform. This access is provided independently from the thread location and is is realized implementing the MRAPI API. With these three steps, we build a solid basis to, in future work, provide to the developer, a conception flow dedicated to HRSoC allowing to perform precise architectural space explorations. Finally, to validate these mechanisms, we realize a demonstration platform on a Virtex 5 FPGA running a dynamic tracking application.

De par l’augmentation de leur utilisation, la sécurisation du vol des drones devient de plus en plus importante. La commande tolérante aux fautes peut alors contribuer à l’obtention d’un niveau de sécurité acceptable. Le but de cette thèse est de développer une méthode de commande tolérante aux fautes basée sur deux types d’approches : l’approche Automatique qui utilise une représentation de systèmes à l’aide de modèles décrivant des évolutions continues et l’approche Intelligence Artificielle qui se base sur la représentation de systèmes à l’aide de modèles discrets ou logiques. Ainsi la première contribution de cette recherche est le développement d'une méthode générique de commande tolérante aux fautes utilisant les cadres de modélisation discret et continu. L’idée consiste à combiner une modélisation continue permettant d’estimer l’état et les paramètres de fautes et une modélisation discrète permettant de prendre une décision en ligne quant au contrôleur à utiliser. L’estimation continue permet d’avoir plus d’informations sur la faute qu’avec une modélisation discrète, alors que celle-ci prend en compte des probabilités de panne et des techniques d’optimisation qui sont plus adaptées à la tâche de décision. La seconde contribution concerne le développement et la validation d’une méthode permettant de détecter et de diagnostiquer la faute. Pour ses avantages, l’idée a été de développer un filtre de Kalman sensibles aux sauts de panne pour l’estimation de l’état et des paramètres de fautes. Pour la détection et le diagnostic de la panne, l’idée a été d’utiliser les données de l’estimation de façon probabiliste. Une fois la faute détectée et identifiée, le système de commande doit réagir pour pouvoir compenser cette faute. La troisième contribution porte donc sur l’amélioration du suivi de la trajectoire par reconfiguration du système de commande. L’objectif est de combiner les méthodes de commutation et d’adaptation, afin de limiter le nombre de contrôleurs en utilisant des contrôleurs adaptatifs pour les modes dégradés, tout en ayant des contrôleurs faciles à concevoir. Des techniques d’optimisation sont alors utilisées de façon à prendre une décision en ligne quant au choix du contrôleur. Finalement, la méthode développée doit être vérifiée avant de pouvoir être implémentée sur un drone. La dernière contribution est l’évaluation de la capacité de la méthode à suivre une trajectoire d’atterrissage en cas de pannes capteurs ou actionneurs grâce à un modèle de drone. / Major security risks appear with the increase of the number of UAV in the air space. Thus, UAV security is more and more important and Fault Tolerant Control (FTC) methods could support the achievement of acceptable security level. The aims of this research is to develop a FTC method which combines two approaches : Automatic Control approach which is based on model which have a continuous representation of the system and Artificial Intelligence approach which is based on discrete or logical model to represent the system. Thus, the first contribution of this thesis is the development of a generic fault tolerant control method which uses discrete and continuous frameworks. The idea was to combine a continuous framework to estimate the state and fault parameters and a discrete framework to take on line a decision about the controller. The continuous estimation provides more knowledge on the fault whereas a discrete model allows the use of different optimization tools which are more adapted to decision task. The second contribution is the development and the validation of a method for fault detection and diagnosis. For its potential, a Kalman filter is adapted in order to be sensitive to abrupt faults and used for state and fault parameters estimation. These estimates are then used in a probabilistic way to detect and identify the fault. Once the fault is detected, the control system should react to compensate the fault. Thus, the third contribution of this thesis is the improvement of the trajectory tracking by reconfiguration of the control system. The aim is to combine switching and adaptive methods in order to limit the number of controllers by using adaptive controllers for degraded modes while having convenient controllers. Optimization tools are then used to take the decision on the controller to use. Finally, the method has to be validated before being implemented on line. The last contribution is the evaluation of the ability of the method to follow its trajectory despite the apparition of actuator or sensor faults during a landing approach.

La conception de systèmes temps-réel embarqués se développe de plus en plus avec l’intégration croissante de fonctionnalités critiques pour les applications de surveillance, notamment dans le domaine biomédical, environnemental, domotique, etc. Le développement de ces systèmes doit relever divers défis en termes de minimisation de la consommation énergétique. Gérer de tels dispositifs embarqués, entièrement autonomes, nécessite cependant de résoudre différents problèmes liés à la quantité d’énergie disponible dans la batterie, à l’ordonnancement temps-réel des tâches qui doivent être exécutées avant leurs échéances, aux scénarios de reconfiguration, particulièrement dans le cas d’ajout de tâches, et à la contrainte de communication pour pouvoir assurer l’échange des messages entre les processeurs, de façon à assurer une autonomie durable jusqu’à la prochaine recharge et ce, tout en maintenant un niveau de qualité de service acceptable du système de traitement. Pour traiter cette problématique, nous proposons dans ces travaux une stratégie de placement et d’ordonnancement de tâches permettant d’exécuter des applications temps-réel sur une architecture contenant des cœurs hétérogènes. Dans cette thèse, nous avons choisi d’aborder cette problématique de façon incrémentale pour traiter progressivement les problèmes liés aux contraintes temps-réel, énergétique et de communications. Tout d’abord, nous nous intéressons particulièrement à l’ordonnancement des tâches sur une architecture mono-cœur. Nous proposons une stratégie d’ordonnancement basée sur le regroupement des tâches dans des packs pour pouvoir calculer facilement les nouveaux paramètres des tâches afin de réobtenir la faisabilité du système. Puis, nous l’avons étendu pour traiter le cas de l’ordonnancement sur une architecture multi-cœurs homogènes. Finalement, une extension de ce dernier sera réalisée afin d’arriver à l’objectif principal qui est l’ordonnancement des tâches pour les architectures hétérogènes. L’idée est de prendre progressivement en compte des contraintes d’exécution de plus en plus complexes. Nous formalisons tous les problèmes en utilisant la formulation ILP afin de pouvoir produire des résultats optimaux. L’idée est de pouvoir situer nos solutions proposées par rapport aux solutions optimales produites par un solveur et par rapport aux autres algorithmes de l’état de l’art. Par ailleurs, la validation par simulation des stratégies proposées montre qu’elles engendrent un gain appréciable vis-à-vis des critères considérés importants dans les systèmes embarqués, notamment le coût de la communication entre cœurs et le taux de rejet des tâches. / The design of embedded real-time systems is developing more and more with the increasing integration of critical functionalities for monitoring applications, particularly in the biomedical, environmental, home automation, etc. The developement of these systems faces various challenges particularly in terms of minimizing energy consumption. Managing such autonomous embedded devices, requires solving various problems related to the amount of energy available in the battery and the real-time scheduling of tasks that must be executed before their deadlines, to the reconfiguration scenarios, especially in the case of adding tasks, and to the communication constraint to be able to ensure messages exchange between cores, so as to ensure a lasting autonomy until the next recharge, while maintaining an acceptable level of quality of services for the processing system. To address this problem, we propose in this work a new strategy of placement and scheduling of tasks to execute real-time applications on an architecture containing heterogeneous cores. In this thesis, we have chosen to tackle this problem in an incremental manner in order to deal progressively with problems related to real-time, energy and communication constraints. First of all, we are particularly interested in the scheduling of tasks for single-core architecture. We propose a new scheduling strategy based on grouping tasks in packs to calculate the new task parameters in order to re-obtain the system feasibility. Then we have extended it to address the scheduling tasks on an homogeneous multi-core architecture. Finally, an extension of the latter will be achieved in order to realize the main objective, which is the scheduling of tasks for the heterogeneous architectures. The idea is to gradually take into account the constraints that are more and more complex. We formalize the proposed strategy as an optimization problem by using integer linear programming (ILP) and we compare the proposed solutions with the optimal results provided by the CPLEX solver. Inaddition, the validation by simulation of the proposed strategies shows that they generate a respectable gain compared with the criteria considered important in embedded systems, in particular the cost of communication between cores and the rate of new tasks rejection.