Concevoir un système embarqué implique de trouver un compromis algorithme/architecture en fonction des contraintes temps-réel. Thèse : pour concevoir un MPSoC et plus particulièrement avec les circuits reconfigurables modifiant le support d'exécution en cours de fonctionnement, la nécessaire validation des comportements fluctuants d'un système réactif impose une évaluation préalable que l'on peut réaliser par simulation (de haut niveau) tout en permettant l'exploration de l'espace de conception architectural, matériel mais aussi logiciel, au plus tôt dans le flot de conception. Le point de vue du gestionnaire de la plateforme est adopté pour explorer à haut niveau les réactions du système aux choix de partitionnement impactés par l'algorithmique des services du système d'exploitation et leurs implémentations possibles. Pour cela un modèle modulaire de services d'OS simule fonctionnellement et conjointement en SystemC le matériel, les tâches logicielles et le système d'exploitation, répartis sur plusieurs noeuds d'exécution hétérogènes communicants. Ce modèle a permis d'évaluer l'architecture temps-réel idéale d'une application dynamique de vision robotique conjointement à l'exploration des services de gestion d'une zone reconfigurable modélisée. Ce modèle d'OS a aussi été intégré dans un simulateur de MPSoC hétérogène d'une puissance estimé à un Tera opérations par seconde.

Les systemes monopuce deviennent de plus en plus complexes, integrant composants a la fois logiciels et materiels dans le but de procurer une capacite de calcul croissante aux applications embarquees. L'interconnexion des composants devient un element crucial de la conception ; il fournit aux concepteursdes fonctionalites avancees telles qu'operations atomiques, transactions paralleles et primitives de communication permettant des systemes securises. Le concept de reseau sur puce s'impose comme element de communicationpour les architectures d'interconnexion des systemes de la prochaine generation. Le role des reseaux sur puce consiste a remplacer les bus partages dont la mise a l'echelle comporte de serieux problemes de conception et represente un goulot d'etranglement pour le systeme global. La modelisation d'un reseau sur puce est une tache extremement complexe ; ces modeles doivent etre a la fois rapides en terme d'execution, precis et il doivent exporter des interfaces standard an d'en ameliorer la reutilisation. Les principales contributions de cet ouvrage sont representees par : (1) le developpement d'un simulateur de reseaux sur puce complet, precis au cycle pres, base sur OCCN, un logiciel de simulation libre disponible sur sourceforge a l'adresse http://occn.sourceforge.net , (2) l'integration de plusieurs environnements de simulation heterogenes en plate-formes tres complexes utilisees pour etudier des systemes monopuce reels produits par STMicroelectronics et (3) une connaissance complete des concepts sous-jacents aux reseaux sur puce qui a apporte une contribution importante au developpement de STNoC., la nouvelle technologie d'interconnexion de STMicroelectronics developpee au sein du laboratoire Advanced System Technology (AST) de Grenoble. L'environnement de modelisation realise a ete utilise pour l'etude de deux systemes monopuce reels developpes par STMicroelectronics orientes vers la television numerique a tres haute denition (HDTV).

Submitted by Johnny Rodrigues (johnnyrodrigues@ufcg.edu.br) on 2018-11-07T17:16:29Z No. of bitstreams: 1 GEORGE SOBRAL SILVEIRA - TESE PPGEE 2012..pdf: 4756019 bytes, checksum: 743307d8794218c3a447296994c05332 (MD5) / Made available in DSpace on 2018-11-07T17:16:29Z (GMT). No. of bitstreams: 1 GEORGE SOBRAL SILVEIRA - TESE PPGEE 2012..pdf: 4756019 bytes, checksum: 743307d8794218c3a447296994c05332 (MD5) Previous issue date: 2012-08-10 / Capes / A indústria de semicondutores tem investido fortemente no desenvolvimento de sistemas complexos em um único chip, conhecidos como SoC (System-on-Chip). Com os diversos recursos adicionados ao SoC, ocorreu o aumento da complexidade no fluxo de desenvolvimento, principalmente no processo de verificação e um aumento do seu consumo energético. Entretanto, nos últimos anos, aumentou a preocupação com a energia consumida por dispositivos eletrônicos. Dentre as diversas técnicas utilizadas para reduzir o consumo de energia, Power Gating tem se destacado pela sua eficiência. Ultimamente, o processo de verificação dessa técnica vem sendo executado no nível de abstração RTL (Register TransferLevel), com base nas tecnologias CPF (Common Power Format) e UPF (Unified Power Format). De acordo com a literatura, as tecnologias que oferecem suporte a CPF e UPF, e baseadas em simulações, limitam a verificação até o nível de abstração RTL. Nesse nível, a técnica de Power Gating proporciona um considerável aumento na complexidade do processo de verificação dos atuais SoC. Diante desse cenário, o objetivo deste trabalho consiste em uma abordagem metodológica para a verificação funcional no nível ESL (Electronic System-Level) e RTL de circuitos digitais que empregam a técnica de Power Gating, utilizando uma versão modificada do simulador OSCI (Open SystemC Initiative). Foram realizados quatro estudos de caso e os resultados demonstraram a eficácia da solução proposta. / The semiconductor industry has strongly invested in the development of complex systems on a single chip, known as System-on-Chip (SoC), which are extensively used in portable devices. With the many features added to SoC, there has been an increase of complexity in the development flow, especially in the verification process, and an increase in SoC power consumption. However, in recent years, the concern about power consumption of electronic devices, has increased. Among the different techniques to reduce power consumption, Power Gating has been highlighted for its efficiency. Lately, the verification process of this technique has been executed in Register Transfer-Level (RTL) abstraction, based on Common Power Format (CPF) and Unified Power Format (UPF) . The simulators which support CPF and UPF limit the verification to RTL level or below. At this level, Power Gating accounts for a considerable increase in complexity of the SoC verification process. Given this scenario, the objective of this work consists of an approach to perform the functional verification of digital circuits containing the Power Gating technique at the Electronic System Level (ESL) and at the Register Transfer Level (RTL), using a modified Open SystemC Initiative (OSCI) simulator. Four case studies were performed and the results demonstrated the effectiveness of the proposed solution.

Les grandes évolutions de la technique de systèmes embarqués au cours des dernières années ont permis avec succès la combinaison de la détection, le traitement des données, et diverses technologies de communication sans fil tout en un nœud. Les réseaux de capteurs sans fil (WSN) qui se composent d’un grand nombre de ces nœuds ont attiré l’attention du monde entier sur les établissements scolaires et les communautés industrielles, puisque leurs applications sont très répandues dans des domaines tels que la surveillance de l’environnement, le domaine militaire, le suivi des événements et la détection des catastrophes. En raison de la dépendance sur la batterie, la consommation d’énergie des réseaux de capteurs a toujours été la préoccupation la plus importante. Dans cet article, une méthode mixte est utilisée pour l’évaluation précise de l’énergie sur les réseaux de capteurs, ce qui inclut la conception d’un environnement de SystemC simulation base au niveau du système et au niveau des transactions pour l’exploration de l’énergie, et la construction d’une plate-forme de mesure d’énergie pour les mesures de nœud banc d’essai dans le monde réel pour calibrer et valider à la fois le modèle de simulation énergétique de nœud et le modèle de fonctionnement. La consommation d’énergie élaborée de plusieurs différents réseaux basés sur la plate-forme de nœud sont étudiées et comparées dans différents types de scénarios, et puis des stratégies globales d’économie d’énergie sont également données après chaque scénario pour les développeurs et les chercheurs qui se concentrent sur la conception des réseaux de capteurs efficacité énergétique. Un cadre de l’optimisation basée sur un algorithme génétique est conçu et mis en œuvre à l’aide de MATLAB pour les réseaux de capteurs conscients de l’énergie. En raison de la propriété de recherche global des algorithmes génétiques, le cadre de l’optimisation peut automatiquement et intelligemment régler des centaines de solutions possibles pour trouver le compromis le plus approprié entre la consommation d’énergie et d’autres indicateurs de performance. Haute efficacité et la fiabilité du cadre de la recherche des solutions de compromis entre l’énergie de nœud, la perte de paquets réseau et la latence ont été prouvés par réglage paramètres de l’algorithme CSMA / CA de unslotted (le mode non-beacon de IEEE 802.15.4) dans notre simulation basé sur SystemC via une fonction de coût de la somme pondérée. En outre, le cadre est également disponible pour la tâche d’optimisation basée sur multi-scénarios et multi-objectif par l’étude d’une application médicale typique sur le corps humain. / The great technique developments of embedded system in recent years have successfully enabled the combination of sensing, data processing and various wireless communication technologies all in one node. Wireless sensor networks (WSNs) that consist of many of such node have gained worldwide attention from academic institutions and industrial communities, since their applications are widespread in such as environment monitoring, military fields, event tracing/tracking and disaster detection. Due to the reliance on battery, energy consumption of WSNs has always been the most significant concern. In this paper, a mixed method is employed for the accurate energy evaluation on WSNs, which involves the design of a transaction-level system-level based SystemC simulation environment for energy exploration, and the building of an energy measurement system platform for the real world testbed node measurements to calibrate and validate both node energy simulation model and operation model. Elaborate energy consumption of several different node platform based networks are investigated and compared under different kinds of scenarios, and then comprehensive energy-saving strategies are also given after each case scenario for the developers and researchers who focus on the energy-efficient WSNs design. A genetic algorithm (GA) based optimization framework is designed and implemented using MATLAB for the energy aware WSNs. Due to the global search property of genetic algorithms, the optimization framework is able to automatically and intelligently fine tune hundreds/thousands of potential solutions to find the most suitable tradeoff among energy consumption and other performance metrics. The framework’s high efficiency and reliability of finding the tradeoff solutions among node energy, network packet loss and latency have been proved by tuning unslotted CSMA/CA algorithm parameters (used by non-beacon mode of IEEE 802.15.4) in our SystemC-based simulation via a weighted sum cost function. Furthermore, the framework is also available for the multi-scenario and multi-objective based optimization task by studying a typical medical application on human body. Keywords: Wireless sensor networks (WSNs), energy consumption, simulation/emulation, SystemC, testbeds, measurements, calibration, optimization, genetic algorithms, performance metrics, weighted sum cost function, multi-scenario and multi-objective optimization, Pareto-front

Les systèmes embarqués modernes ont atteint un niveau de complexité qui fait qu'il n'est plus possible d'attendre les premiers prototypes physiques pour valider les décisions sur l'intégration des composants matériels et logiciels. Il est donc nécessaire d'utiliser des modèles, tôt dans le flot de conception. Les travaux présentés dans ce document contribuent à l'état de l'art dans plusieurs domaines. Nous présentons dans un premier temps de nouvelles techniques de vérification de programmes écrits dans des langages généralistes comme C, C++ ou Java. Dans un second temps, nous utilisons des outils de vérification formelle sur des modèles écrits en SystemC au niveau transaction (TLM). Plusieurs approches sont présentées, la plupart d'entre elles utilisent des techniques de compilations spécifiques à SystemC pour transformer le programme SystemC en un format utilisable par les outils. La seconde partie du document s'intéresse aux propriétés non-fonctionnelles des modèles~: performances temporelles, consommation électrique et température. Dans le contexte de la modélisation TLM, nous proposons plusieurs techniques pour enrichir des modèles fonctionnels avec des informations non-fonctionnelles. Enfin, nous présentons les contributions faites à l'analyse de performance modulaire (MPA) avec le calcul temps-réel (RTC). Nous proposons plusieurs connections entre ces modèles analytiques et des formalismes plus expressifs comme les automates temporisés et le langage de programmation Lustre. Ces connexion posent le problème théorique de la causalité, qui est formellement défini et résolu avec un algorithme nouveau dit de " fermeture causale ".

This report is the result of a conducted Minor Field Study (MFS), to the greatestextent funded by the Swedish International Development Cooperation Agency(SIDA), in an attempt to design a system for evaluating smaller solar power systems indeveloping countries. The study was to the greater part conducted in Nairobi, Kenyain close collaboration with the University of Nairobi. The aim was to develop asystem that would use easily available components and keep the costs to a minimum,yet deliver adequate performance. The system would measure certain parameters of asolar power system and also relevant environmental data in order to evaluate theperformance of the system. Due to the specific competence of the collaboratinggroup at the University of Nairobi, a Kinetis Freescale K64-microcontroller with anARM-Cortex processor was selected as the core of the design. Components wereselected, schematics were drawn, a circuit board was designed and manufactured andsoftware was written. After 12 weeks a somewhat satisfying proof-of-concept wasreached at the end of the field study in Kenya. The project however proved howdifficult it is to go from first idea to a functional proof-of-concept during a limitedtimeframe, and also in an East-African country. The final proof-of-concept was testedat Mpala Research Centre in Kenya and despite containing some flaws proved that itwould indeed be possible to design a working system on the principles discussed inthis report. The system is open-source, so anyone may use and modify it.

This diploma’s thesis discourses the cryptographic systems and ciphers, whose function, usage and practical implementation are analysed. In the first chapter basic cryptographic terms, symmetric and asymetric cryptographic algorithms and are mentioned. Also usage and reliability are analysed. Following chapters mention substitution, transposition, block and stream ciphers, which are elementary for most cryptographic algorithms. There are also mentioned the modes, which the ciphers work in. In the fourth chapter are described the principles of some chosen cryptographic algorithms. The objective is to make clear the essence of the algorithms’ behavior. When describing some more difficult algorithms the block scheme is added. At the end of each algorithm’s description the example of practical usage is written. The chapter no. five discusses the hardware implementation. Hardware and software implementation is compared from the practical point of view. Several design instruments are described and different hardware design programming languages with their progress, advantages and disadvantages are mentioned. Chapter six discourses the hardware implementation design of chosen ciphers. Concretely the design of stream cipher with pseudo-random sequence generator is designed in VHDL and also in Matlab. As the second design was chosen the block cipher GOST, which was designed in VHDL too. Both designs were tested and verified and then the results were summarized.