Tunnel à effet de champ (TFET) et un nouveau composant MOS à rétroaction que nous avons nommé le Z2-FET.Le Z2-FET est envisagé pour la logique faible consommation et pour les applications mémoire compatibles avecles technologies CMOS avancées. Nous avons étudié de manière systématique des TFETs avec différents oxydesde grille, matériaux et structures de canal, fabriqués sur silicium sur isolant totalement déserté (FDSOI). Lesmesures de bruit à basse fréquence (LFN) sur TFETs montrent la prédominance d'un signal aléatoiretélégraphique (RTS), qui révèle sans ambiguïté le mécanisme d’effet tunnel. Un modèle analytique combinantl’effet tunnel et le transport dans le canal a été développé, montrant un bon accord entre les résultatsexpérimentaux et les simulations.Nous avons conçu et démontré un nouveau dispositif (Z2-FET, pour pente sous le seuil verticale et zéroionisation par impact), qui présente une commutation extrêmement abrupte (moins de 1 mV par décade decourant), avec un rapport ION / IOFF >109, un large effet de hystérésis et un potentiel de miniaturisation jusqu'à 20nm. La simulation TCAD a été utilisée pour confirmer que la commutation électrique du Z2-FET fonctionne parl'intermédiaire de rétroaction entre les flux des électrons et trous et leurs barrières d'injection respectives. LeZ2-FET est idéalement adapté pour des applications mémoire à un transistor. La mémoire DRAM basée sur leZ2-FET montre des performances très bonnes, avec des tensions d'alimentation jusqu'à 1,1 V, des temps derétention jusqu'à 5,5 s et des vitesses d'accès atteignant 1 ns. Une mémoire SRAM utilisant un seul Z²-FET estégalement démontrée sans nécessité de rafraichissement de l’information stockée.Notre travail sur le courant GIDL intervenant dans les MOSFETs de type FDSOI a été combiné avec leTFET afin de proposer une nouvelle structure de TFETs optimisés, basée sur l'amplification bipolaire du couranttunnel. Les simulations de nouveau dispostif à injection tunnel amélioré par effet bipolaire (BET-FET) montrentdes résultats prometteurs, avec des ION supérierus à 4mA/��m et des pentes sous le seuil SS inférieures à 60mV/dec sur plus de sept décades de courant, surpassant tous les TFETs silicium rapportés à ce jour.La thèse se conclut par les directions de recherche futures dans le domaine des dispositifs à pente sous leseuil abrupte. / This thesis is dedicated to studying sharp switching devices, including the tunneling field-effect-transistor(TFET) and a new feedback device we have named the Z2-FET, for low power logic and memory applicationscompatible with modern silicon technology. We have extensively investigated TFETs with various gate oxides,channel materials and structures, fabricated on fully-depleted silicon-on-insulator (FD-SOI) substrates.Low-frequency noise (LFN) measurements were performed on TFETs, showing the dominance of randomtelegraphy signal (RTS) noise, which reveals the tunneling mechanism. An analytical TFET model combiningtunneling and channel transport has been developed, showing agreement with the experimental and simulationresults.We also conceived and demonstrated a new device named the Z2-FET (for zero subthreshold swing andzero impact ionization), which exhibits extremely sharp switching with subthreshold swing SS < 1 mV/dec,ION/IOFF current ratio reaching 109, gate-controlled hysteresis and scalability down to 20 nm. The Z2-FEToperates with feedback between carriers flow and their injection barriers. The Z2-FET is used for one-transistordynamic random access memory (DRAM) with supply voltage down to 1.1 V, retention time up to 5.5 s andaccess speed reaching 1 ns. The static RAM (SRAM) application is also demonstrated without the need ofrefreshing stored data.Following our work on gate-induced drain leakage (GIDL) current in short-channel FD-SOI MOSFETs andon TFET operating mechanisms, we propose a new class of optimized TFETs with enhanced ION, based on thebipolar amplification of the tunneling current. Simulations of the bipolar-enhanced tunneling FET (BET-FET),combining the TFET with a heterojunction bipolar transistor, show promising results, with ION > 4×10-3 A/��mand SS < 60 mV/dec over 7 decades of current, outperforming all silicon-compatible TFETs reported to date.The thesis concludes with future research directions in the sharp-switching device arena.

L’amélioration des performances du transistor MOS passe par la réduction de ses dimensions. Dans quelques années, la longueur de grille des dispositifs va descendre en dessous de 10 nm. A cette échelle, les effets quantiques deviennent prépondérants et dégradent considérablement les performances électriques des transistors à simple grille. Le transistor à nanofil avec grille enrobante est une architecture alternative intéressante pour augmenter le contrôle électrostatique du canal de conduction. Malgré les améliorations apportées par cette architecture, le courant à l’état bloqué reste perturbé par l’effet tunnel dans la direction source-drain. Afin de réduire ce courant sans réduire celui à l’état passant, nous avons étudié l’impact d’un rétrécissement local de la section transverse du canal coté drain (architecture notch-MOSFET). Pour cela, nous avons développé un simulateur 3D basé sur le formalisme des fonctions de Green hors équilibre couplé de façon auto-cohérente avec l’équation de Poisson. Ces calculs sont effectués dans l’approximation de la masse effective. Nous avons ensuite étudié le transport des trous dans les transistors à nanofil de type p, ainsi que l’influence d’une impureté ionisée dans le canal de ces dispositifs. La complexité de la bande de valence a nécessité la mise en œuvre d’un modèle k&#8729;p à 6 bandes inclus dans le simulateur 3D évoqué précédemment. / Performances improvement of MOS transistors involves reduction of its dimensions. In a few years, the gate length of devices will reach sub-10 nm regime. At this scale, quantum effects become preponderant and considerably degrade electric performances of simple-gate transistors. The Gate-all-around nanowire transistor is an interesting alternative architecture to improve electrostatic control of the conduction channel. Despite the improvements made thanks to this architecture, the OFF-current remains disturbed by tunneling effect in source-drain direction. In order to decrease this current without decreasing the ON-current, we have studied the impact of local narrowing of transverse cross-section in drain side of the channel (notch-MOSFET architecture). To this purpose, we have developed a 3D simulator based on Non-equilibrium Green function formalism coupled self-consistently with Poisson equation. These simulations are performed in the effective mass approximation. Then we have studied holes transport in p-type nanowire transistors and the influence of an ionized impurity in the channel of these devices. The valence band complexity required six-band k&#8729;p model development include into previously mentioned 3D simulator.

Au sein de la course industrielle à la miniaturisation et avec l’augmentation des exigences technologiques visant à obtenir plus de performances sur moins de surface, la fiabilité des transistors MOSFET est devenue un sujet d’étude de plus en plus complexe. Afin de maintenir un rythme de miniaturisation continu, des nouvelles architectures de transistors MOS en été introduite, les technologies conventionnelles sont remplacées par des technologies innovantes qui permettent d'améliorer l'intégrité électrostatique telle que la technologie FDSOI avec des diélectriques à haute constante et grille métal. Malgré toutes les innovations apportées sur l’architecture du MOS, les mécanismes de dégradations demeurent de plus en plus prononcés. L’un des mécanismes le plus critique des technologies avancées est le mécanisme de dégradation par porteurs chauds (HCI). Pour garantir les performances requises tout en préservant la fiabilité des dispositifs, il est nécessaire de caractériser et modéliser les différents mécanismes de défaillance au niveau du transistor élémentaire. Ce travail de thèse porte spécifiquement sur les mécanismes de dégradations HCI des transistors 28nm FDSOI. Basé sur l’énergie des porteurs, le modèle en tension proposé dans ce manuscrit permet de prédire la dégradation HC en tenant compte de la dépendance en polarisation de substrat incluant les effets de longueur, d’épaisseur de l’oxyde de grille ainsi que l’épaisseur du BOX et du film de silicium. Ce travail ouvre le champ à des perspectives d’implémentation du model HCI pour les simulateurs de circuits, ce qui représente une étape importante pour anticiper la fiabilité des futurs nœuds technologiques. / As the race towards miniaturization drives the industrial requirements to more performances on less area, MOSFETs reliability has become an increasingly complex topic. To maintain a continuous miniaturization pace, conventional transistors on bulk technologies were replaced by new MOS architectures allowing a better electrostatic integrity such as the FDSOI technology with high-K dielectrics and metal gate. Despite all the architecture innovations, degradation mechanisms remains increasingly pronounced with technological developments. One of the most critical issues of advanced technologies is the hot carrier degradation mechanism (HCI) and Bias Temperature Instability (BTI) effects. To ensure a good performance reliability trade off, it is necessary to characterize and model the different failure mechanisms at device level and the interaction with Bias Temperature Instability (BTI) that represents a strong limitation of scaled CMOS nodes. This work concern hot carrier degradation mechanisms on 28nm transistors of the FDSOI technology. Based on carrier’s energy, the energy driven model proposed in this manuscript can predict HC degradation taking account of substrate bias dependence (VB) including the channel length effects (L), gate oxide thickness (TOX) , back oxide BOX (TBox) and silicon film thickness (TSI ). This thesis opens up new perspectives of the model Integration into a circuit simulator, to anticipate the reliability of future technology nodes and check out circuit before moving on to feature design steps.

Ces dernières années ont vu apparaître sur le marché les premiers transistors de puissance de type MOSFET en carbure de silicium. Ce type de composant est particulièrement adapté à la réalisation d’équipement électrique à haut rendement et capable de fonctionner à haute température. Néanmoins, la question de la fiabilité doit être posée avant de pouvoir envisager la mise en œuvre de ces composants dans des applications aéronautiques ou spatiales. Les mécanismes de défaillance liés à l’oxyde de grille ont pendant longtemps retardé la mise sur le marché des transistors à grille isolée en carbure de silicium. Cette étude s’attache donc à estimer la durée de vie des MOSFET SiC de 1ére génération. Dans un premier temps, le mécanisme connu sous le nom de Time Dependent Dielectric Breakdown(TDDB) a été étudié au travers de résultats expérimentaux issus de la bibliographie. Notre analyse nous a permis de justifier de l’emploi d’une loi de Weibull pour modéliser la distribution des temps à défaillance issue de ces tests. Les résultats nous ont également permis de confirmer l’amélioration significative de la fiabilité de ces structures vis-à-vis de ce mécanisme. Dans un second temps, l’impact du mécanisme d’instabilité de la tension de seuil sur la fiabilité a été quantifié au travers de tests de vieillissement de type HTGB. Les données de dégradation ainsi collectées ont été modélisées à l’aide d’un processus gamma non-homogène, qui nous a permis de prendre en compte la variabilité entre les composants testés dans des conditions identiques et de proposer des facteurs d’accélération en tension et en température pour ce mécanisme. Enfin, ces travaux ont permis d’ouvrir la voie à la mise en œuvre d’outils de pronostic de la durée de vie résiduelle pour les équipements électriques. / Recent years have seen SiC MOSFET reach the industrial market. This type of device is particularly adapted to the design of power electronics equipment with high efficiency and high reliability capable to operate in high ambient temperature. Nevertheless the question of the SiC MOSFET reliability has to be addressed prior to considering the implementation of such devices in an aeronautic application. The failure mechanisms linked to the gate oxide of the SiC MOSFET have for a long time prevented the introduction of the device. In this manuscript we propose to study the reliability of the first generation of SiC MOSFET. First, the mechanism known as the Time–Dependent Dielectric Breakdown is studied through experimental results extracted from literature. Our study shows the successful application of a Weibull law to model the time-to-failure distribution extracted from the accelerated tests. The results show also a significant improvement of the SiC MOSFET structure with respect to this phenomenon. In a second step, the impact of the threshold voltage instability is quantified through accelerated tests known as High Temperature Gate Bias. The collected degradation data are modeled using a non-homogeneous Gamma process. This approach allows taking into account the variability between devices tested under the same conditions. Acceleration factors have been proposed with respect to temperature and gate voltage. Eventually the study delivers a primary estimation of the remaining useful lifetime of the SiC MOSFET in a typical aeronautic application.

The master’s thesis deals with design and realization of three-phase inverter for experimental high speed asynchronous motor with a mechanical power of 6 kW. The thesis deals with the design of the individual components of the DC link. The thesis describes the selection of suitable capacitors in the DC link. There is also a complete simulation of the inverter in the Matlab Simulink program. Part of the thesis is also the design and realization of printed circuit boards of this inverter.

This work discusses about nowadays problematic of the electronic comutation motors.This work also describes the opportunity of electronic control of these motors. The result of this work is realization of electronic control circuit from discreet components. There also are mentioned is proposal of electronic control board from SMD components. This control board include temperature control with ventilator switching , commutation logic, PWM speed control. In the last part of this paper are results of evaluation measurements of EC motor.

The purpose of this thesis is proposal of auxiliary power sources in electric traction. Specifically we deal with two converters. Both of them were used in traction vehicle's applications, which are developed by the Department of Power Electrical and Electronic Engineering, Brno University of Technology. First converter was used as a power supply in secondary traction mechanism of electric locomotive. Second one to power supply of dash board in automobile with fuel cells.

The master‘s thesis deals with DC/DC converters for power LED diodes. Gives an overview of the field of LED lighting technology, analyzes various types of converters and shows their principle of operation. Furthermore presents some possible circuit designs for three different voltage levels and the calculations for each part. As an approval of their functionality the results of their measurements are plotted followed by the data evaluation.

Die Bedeutung von Leistungshalbleitern mit großem Bandabstand (Wide Band Gap, WBG) nahm in den letzten drei Jahrzehnten kontinuierlich zu. Diese Bauelemente haben das Potenzial, Silizium (Si) - Bauelemente in bestimmten Anwendungen sowie Leistungs- und Frequenzbereichen zu ersetzen. Siliziumkarbid (SiC)-Leistungshalbleiter sind die gegenwärtig am Weitesten entwickelten WBG-Leistungshalbleiter. Dank besonderer Materialeigenschaften zeichnen sich SiC-Leistungshalbleiter im Vergleich zu Si-Bauelementen durch einen geringeren spezifischen Widerstand, eine höhere Schaltgeschwindigkeit, geringere schaltverluste sowie eine höhere maximale Sperrschichttemperatur aus. Die deutlich erhöhten Herstellungskosten limitieren den Einsatz von SiC-Leistungshalbleitern auf Anwendungen, in denen die Vorteile dieser Bauelemente die höheren Kosten überkompensieren und Systemvorteile ermöglichen. Heute werden SiC-Leistungshalbleiter z.B. in Solarwechselrichtern oder in Elektrofahrzeugen verwendet. Für Stromrichter industrieller elektrischer Antriebe ist die Kosten-Nutzen-Bilanz des Einsatzes von SiC-Leistungshalbleitern gegenwärtig nicht bekannt. Diese Fragestellung motiviert diese Arbeit. Die Auslegung sowie die daraus resultierenden Vor- und Nachteile eines Stromrichters mit SiC-Leistungshalbleitern für elektrische Industrieantriebe ist der Untersuchungsgegenstand dieser Arbeit. Zu diesem Zweck wurde unter Einhaltung industrieller Auslegungskriterien ein 240 kVA SiC-basierter Stromrichterdemonstrator als aktiver Gleichrichter am dreiphasigen 690 V Niederspannungsnetz untersucht. Auf der Basis einer Stromrichterauslegung für SiC- und Si-Leistungshalbleiter wurde ein theoretischer Vergleich von Kosten, Effizienz, Größe und Gewicht durchgeführt. Die Arbeit stellt zunächst den Stand der Technik für SiC-Leistungshalbleiter dar. Anschließend wird ein geeignetes SiC-MOSFET Module für den industriellen Stromrichter ausgewählt und bezüglich des Schaltverhaltens sowie der Parallelschaltung charakterisiert. Der Auslegung des Stromrichterleistungsteils liegen industrielle Anforderungen zu Grunde. Ein realisierter Demonstrator für einen netzseitigen Stromrichter (Active Front End) ist durch eine symmetrische Parallelschaltung von zwei SiC-Modulen, geeignete Ansteuerschaltungen (Gate Drive Units), eine niedrige Streuinduktivität im Kommutierungskreis sowie ein LCL-Filter mit Standard-Kernmaterialien gekennzeichnet. Der Stromrichtervergleich zeigt, dass der betrachtete Stromrichter mit SiC-Leistungshalbleitern im gesamten Betriebsbereich geringere Verluste verursacht als ein vergleichbarer Stromrichter mit Si-Leistungshalbleitern. Der SiC - basierte Stromichter ermöglicht auch eine deutliche Gewichtsreduktion bei ca. 89% der Systemkosten. Somit stellen SiC-Leistungshalbleiter eine attraktive technische Lösung für die untersuchte Anwendung eines aktiven Gleichrichters für industrielle elektrische Antriebe dar. / Wide bandgap (WBG) power semiconductors have drawn steadily increasing interest in power electronics in the last three decades. These devices have shown the potential of replacing silicon as the default semiconductor solution for several applications in determined power and frequency ranges. Among them the most mature WBG semiconductor material is silicon carbide (SiC), which presents several characteristics at the crystal level that translate in the potential of presenting lower resistivity, be able to switch faster with lower switching loss, and present both higher characteristics to tolerate and dissipate heat when com pared with silicon. However, the same characteristics that make it great also present a different set of drawbacks to be considered, which aligned with its increased cost make it challenging to assess if its advantages are justified for a particular application. Applications that highly value efficiency and/or power density are the most benefited, and converter solutions featuring the technology have already breached into these application markets. However in other applica tions, the line from which silicon carbide starts making sense in the cost/benefits/drawbacks balance is not clear. This is typically the case of industrial applications, which were the main focus and motivation of this work. Hence, in this work the main goal has been to determine the basic characteristics, advantages and limitations that SiC technology designs for industrial low voltage high power grid connected converters present. To that end, a 690 V, 240 kVA SiC-based grid-tied converter demonstrator following industrial design criteria has been developed. Then, based on this design procedure a theoretical comparison between a 690 V, 190 kVA SiC-based converter against a silicon-based converter designed for the same power output has been performed to compare them regarding cost, efficiency, size and weight. This work also comprises a thorough revision of the state of art of SiC devices, which led to the selection of the switching device. Additionally, a characterization of both single and parallel-connected operation of the semiconductor modules was performed, to determine the module characteristics and its suitability to build the SiC converter demonstrator. Results show that the converter demonstrator operates as designed, proving that is possible with the corresponding precautions to achieve: a low inductive power loop, balanced parallel connection of SiC modules, adequate driving circuits for the parallel-connected modules and an adequate filtering solution in compliance with grid-codes based on standard core materials for the selected switching frequency. Finally, the theoretical comparison between the two designed power converters shows that, attained to the conditions of the comparison, the SiC converter solution presents efficiency gains over the whole operating range, while presenting substantial weight savings at 89% of the costs of the Si-IGBT design, presenting itself as the cost-effective solution for the presented application requirements under the given design constraints.

Silicon Carbide as a wide-bandgap semiconductor has several physical and electrical advantages over Silicon for high voltage and high frequency applications. SiC as a MOSFET device has a lot of great characteristics like lower on-resistance and low input capacitances. However, due to its high switching capabilities, SiC MOSFET-based converter circuits experience higher dv/dt and di/dt transients and are therefore more susceptible to parasitic elements. This thesis investigates the interaction of the parasitic gate inductance and resistance on the switching behaviour of SiC DMOSFET (planar) and UMOSFET (trench). To examine this, a double pulse test (DPT) setup was utilised both in simulation and experimentally. The influence of the gate inductance and resistance on the oscillation behaviour in the VGS during the miller period was found to be dependent on the condition of the upper device. Furthermore, the upper device was discovered to have a high impact on the oscillations in the VGS via its source inductance. The gate inductance showed a mixed impact on IDS and VDS overshoot, with IDS overshoot reducing with increasing gate inductance and the reverse case for VDS. The gate resistance, however, showed a consistent impact on both IDS and VDS overshoot, with both reducing with increasing gate resistance. These results ultimately point to the impact of di/dt and dv/dt transients. An interesting result observed on these root causes showed that in the DPT arrangement used, lower test current levels may have a more significant impact on the oscillations in the VGS than higher test current when varying the test currents, with 20 A having the highest impact on the oscillations in simulations and 15 A having the highest impact in experimental verification. On the switching energy, the gate inductance was not shown to have a significant impact on switching losses while the gate resistance had a much more significant impact on the switching losses. / Kiselkarbid som halvledare med brett bandgap har flera fysiska och elektriska fördelar jämfört med kisel för högspännings- och högfrekvensapplikationer. SiC som en MOSFET-enhet har många fantastiska egenskaper som lägre resistans och låga ingångskapacitanser. Men på grund av dess höga omkopplingsförmåga upplever SiC MOSFET-baserade omvandlarkretsar högre dv/dt och di/dt transienter och är därför mer mottagliga för parasitiska element. Denna avhandling undersöker interaktionen mellan gate-drivkretsens parasitära induktans och resistans på kopplingsbeteendet på SiC DMOSFET (plan) och UMOSFET (trench). För att undersöka detta användes en dubbelpulstest (DPT) mätuppställning både i simulering och experimentellt. Inverkan av grindinduktansen och motståndet på svängningsbeteendet i VGS under Millerperioden visade sig vara beroende av den övre anordningens tillstånd. Vidare upptäcktes att den övre anordningen hade en hög inverkan på svängningarna i VGS via dess parasitiska induktans. Gate-induktansen visade en blandad inverkan på IDS- och VDS-översvängning, med IDS-översvängning som minskade med ökande gateinduktans och det omvända fallet för VDS. Gatemotståndet visade dock en konsekvent inverkan på både IDS- och VDS-överskridningar, med båda minskande med ökande gatemotstånd. Dessa resultat pekar slutligen på inverkan av di/dt- och dv/dt-transienter. Ett intressant resultat som observerats på dessa grundorsaker visade att i det använda DPT-arrangemanget kan lägre testströmnivåer ha mer signifikant inverkan på svängningarna i VGS än högre testström vid variation av testströmmarna, med 20 A som har den högsta inverkan på svängningarna i simuleringar och 15 A som har störst effekt vid experimentell verifiering. På omkopplingsenergin visades inte grindinduktansen ha någon signifikant inverkan på omkopplingsförlusterna medan grindresistansen hade mycket mer betydande inverkan på omkopplingsförlusterna.