The demands for faster, smaller, and less expensive electronic equipments are basically the driving forces for improving the speed and increasing the packing density of microelectronic components. Down-scaling of the devices is the principal method to realize these requests. For future CMOS devices, new materials are required in the transistor structure to enable further scaling and improve the transistor performance. This thesis focuses on novel metal gate and high-κ dielectric materials for future CMOS technologies. Specifically, TiN and ZrN gate electrode materials were studied with respect to work function and thermal stability. High work function, suitable for pMOS transistors, was extracted from both C-V and I-V measurements for PVD and ALD TiN in TiN/SiO2/Si MOS capacitor structures. ZrNx/SiO2/Si MOS capacitors exhibited n-type work function when the low-resistivity ZrNx was deposited at low nitrogen gas flow. Further, variable work function by 0.6 eV was achieved by reactive sputter depositing TiNx or ZrNx at various nitrogen gas flow. Both metal-nitride systems demonstrate a shift in work function after RTP annealing, which is discussed in terms of Fermi level pinning due to extrinsic interface states. Still, the materials are promising in a gate last process as well as show potential as complementary gate electrodes. The dielectric constant of as-deposited (Ta2O5)1-x(TiO2)x thin films is around 22, whereas that of AlN is about 10. The latter is not dependent on the degree of crystallinity or on the measurement frequency up to 10 GHz. Both dielectrics exhibit characteristics appropriate for integrated capacitors. Finally, utilization of novel materials were demonstrated in strained SiGe surface-channel pMOSFETs with an ALD TiN/Al2O3 gate stack. The transistors were characterized with standard I-V, charge pumping, and low-frequency noise measurements. Correlation between the mobility and the oxide charge was found. Improved transistor performance was achieved by conducting low-temperature water vapor annealing, which reduced the negative charge in the Al2O3.

The ultra-short gate (LG < 20 nm) CMOS components (Complementary Metal-Oxide-Semiconductor) face thermal limitations due to significant local heating induced by phonon emission by hot carriers in active regions of reduced size. This phenomenon, called self-heating effect, is identified as one of the most critical for the continuous increase in the integration density of circuits. This is especially crucial in SOI technology (silicon on insulator), where the presence of the buried insulator hinders the dissipation of heat.At the nanoscale, the theoretical study of these heating phenomena, which cannot be led using the macroscopic models (heat diffusion coefficient), requires a detailed microscopic description of heat transfers that are locally non-equilibrium. It is therefore appropriate to model, not only the electron transport and the phonon generation, but also the phonon transport and the phonon-phonon and electron-phonon interactions. The formalism of the Boltzmann transport equation (BTE) is very suitable to study this problem. In fact, it is widely used for years to study the transport of charged particles in semiconductor components. This formalism is much less standard to study the transport of phonons. One of the problems of this work concerns the coupling of the phonon BTE with the electron transport.In this context, wse have developed an algorithm to calculate the transport of phonons by the direct solution of the phonon BTE. This algorithm of phonon transport was coupled with the electron transport simulated by the simulator "MONACO" based on a statistical (Monte Carlo) solution of the BTE. Finally, this new electro-thermal simulator was used to study the self-heating effects in nano-transistors. The main interest of this work is to provide an analysis of electro-thermal transport beyond a macroscopic approach (Fourier formalism for thermal transport and the drift-diffusion approach for electric current, respectively). Indeed, it provides access to the distributions of phonons in the device for each phonon mode. In particular, the simulator provides a better understanding of the hot electron effects at the hot spots and of the electron relaxation in the access.

OBJETIVOS.El objetivo global de la presente tesis doctoral consiste en el estudio de la incorporación de las características de sintonizabilidad y ajuste en estructuras integradas analógicas de tiempo continuo para filtrado de señal. La tesis se ha concentrado en el diseño, implementación, caracterización experimental y modelizado de un sistema de sintonía automática para un filtro pasa-banda de tiempo continuo que permite la sintonía tanto de su frecuencia central como de su factor de calidad.A tenor de las motivaciones, los antecedentes históricos y la contextualización en el estado del arte, se han planteado como principales objetivos particulares del presente trabajo de investigación los siguientes aspectos:- Partiendo de una topología de filtrado MOSFET-C fijada al comienzo de la tesis, proponer una mejora de la estructura original para conseguir independizar los lazos de control de la frecuencia central y del factor de calidad y obtener una estructura completamente balanceada. Asimismo se pretende incorporar la célula MRC (MOS Resistive Circuit) a la topología de manera que permita el control electrónico de los parámetros de la misma.- Obtener un modelo completo de la estructura MRC, que contemple todos los aspectos posibles de su comportamiento no lineal.- Diseñar y realizar un filtro microelectrónico analógico de tiempo continuo con sintonía automática on-chip, con el consiguiente proceso de integración sobre silicio de estas estructuras mediante herramientas CAD, y su posterior validación funcional a través tanto de resultados de simulación post-layout como de resultados experimentales en el laboratorio.- Como último objetivo, se considera la propuesta de un proceso sistemático y general para el modelizado en pequeña señal de filtros con capacidad de sintonía automática, con el fin de realizar un estudio de estabilidad local del sistema. Dicho estudio genérico se pretende complementar con el diseño de los controladores para los lazos de control de la frecuencia central y del factor de calidad del filtro particular presentado en la presente tesis.METODOLOGÍA, FASES DEL TRABAJO Y RESULTADOS.La metodología ha consistido en enmarcar históricamente el trabajo realizado en técnicas de filtrado, así como presentar la situación actual del estado del arte, incluyendo explícitamente una revisión de los diversos métodos de sintonía que en los últimos años han aparecido publicados. El estudio se acompaña de una crítica sobre los métodos analizados, donde se ponen de relieve los puntos fuertes y débiles que se han observado.A continuación se ha llevado a cabo un estudio detallado del comportamiento y modelizado del MRC, para así conocer con exactitud los efectos no deseados que puede presentar esta célula, y prever cómo influirán sobre las características del filtro de tiempo continuo a sintonizar. Por un lado, se ha determinado el comportamiento no lineal de la célula MRC, y se ha puesto de manifiesto cómo el popular modelo BSIM3 no modeliza adecuadamente el transistor MOS, pues muestra un comportamiento no simétrico que no corresponde con la natural simetría de la célula. Se ha propuesto, tras el estudio de modelos alternativos al BSIM3 para el transistor como es el caso del EKV, una modificación del modelo BSIM3 que permite corregir la deficiencia detectada.El estudio en profundidad del MRC que se presenta se ha concluido con la propuesta de un nuevo modelo para el mismo que no sólo contempla el efecto no lineal introducido por la no igualdad de sus terminales de salida, sino también el efecto de la movilidad no constante de los portadores, función del campo eléctrico transversal en el transistor MOS. Este estudio ha permitido además obtener unas recomendaciones de diseño para circuitos que incluyan la célula MRC, de las que la más destacada es la necesidad de ser usado en circuitos completamente balanceados (fully-balanced).A continuación se ha realizado el estudio, diseño e implementación de un filtro pasa-banda CMOS de segundo orden con su sistema de ajuste on-chip. Se propone la modificación introducida en el filtro TQE (Transimpedance Q-Enhancement) que permite independizar el proceso de sintonía del factor de calidad de la sintonía de su frecuencia central. Se han descrito los lazos de sintonía de frecuencia y factor de calidad implementados, con detalles sobre aquellos bloques novedosos que se plantean en la presente tesis, como son la realización de los detectores de amplitud con células multiplicadoras MRC, o la propuesta de un circuito desfasador que permite realizar un desfase de -90º a una frecuencia sintonizable a través de una tensión de control.Seguidamente se han presentado las simulaciones pertinentes y los resultados experimentales que corroboran la funcionalidad del prototipo del filtro diseñado con sus correspondientes lazos de sintonía, que se ha implementado en una tecnología CMOS de 0.8 m. Los resultados han permitido validar la funcionalidad del filtro y su sistema de autoajuste tanto en frecuencia como en factor de calidad.Finalmente se ha propuesto el proceso sistemático general para el modelizado lineal en pequeña señal de filtros analógicos de tiempo continuo que posean capacidad de sintonía automática mediante ajuste de sus constantes de tiempo, y recoge el caso particular del modelizado lineal para pequeña señal del conjunto filtro más lazos de control considerado en la presente tesis, con el fin de realizar un estudio de estabilidad local alrededor del punto de trabajo. A partir de dicho modelo se proponen sendos controladores para la sintonía de frecuencia y del factor de calidad, que mejoran las prestaciones del sistema de sintonía automática.CONCLUSIONES Y VALORACIÓN DE RESULTADOS.Un resultado destacado que se deriva de este trabajo es el análisis detallado y la propuesta de un nuevo modelo para la célula MRC (MOS Resistive Circuit). El resultado de dicho estudio ha sido citado por R.L. Geiger et al. en Electronics Letters, vol. 37 (nº23): pp. 1386-1387, Noviembre del 2001 ([SCH01]).Por otra parte, el análisis y diseño del filtro paso banda de segundo orden que se ha implementado en tecnología CMOS 0.8 m, y el estudio detallado de su comportamiento han permitido la realización de varias propuestas entre las que destacan la nueva estructura de filtrado basada en la denominada TQE, y el diseño de amplificadores operacionales y células MRC específicos para la aplicación requerida.En cuanto a los lazos de sintonía que se han diseñado e implementado se pueden destacar las siguientes conclusiones y realizaciones:- Se ha presentado una estructura consistente en un desfasador sintonizable, necesaria en la sintonía de frecuencia, que implementa un par polo-cero simétrico respecto el eje j del plano s, gracias, por un lado, a la fácil realización de resistencias negativas mediante la célula MRC y, por otro, a la posibilidad de sintonía del mismo.- Se han propuesto y realizado comparadores con diferentes niveles de tensión de salida, según las necesidades de la situación en el circuito donde estén destinados.- Se ha diseñado e implementado una estructura de sintonía que es eficaz y a la vez no excesivamente compleja comparada con la estructura del filtro principal, cuyos parámetros (frecuencia y factor de calidad) desean ser ajustados.- Se ha utilizado el MRC como elemento multiplicador de cuatro cuadrantes, lo que conlleva, por una lado, una reducción en el área utilizada frente a otras alternativas posibles y una homogeneización del diseño global y, por otro lado, la posiblidad de trabajar a elevadas frecuencias.- Se ha propuesto un nuevo lazo de control para la sintonización del factor de calidad Q. En dicho lazo se utiliza el MRC como multiplicador en lugar de detectores de pico para la realización de la detección de amplitud.Para finalizar, uno de los resultados más destacables de la presente tesis es el proceso sistemático y general para el modelizado del conjunto filtro más lazos de control en pequeña señal que se propone. Este análisis tiene como objetivo permitir el estudio de estabilidad local del sistema de sintonía automática. La aproximación considera un modelo incremental linealizado, partiendo de la característica bilineal de este tipo de filtros adaptativos o con capacidad de sintonía, así como una modulación en banda base para tener en cuenta la naturaleza sinusoidal de la señal de referencia de entrada. Como ejemplo, el proceso de modelizado se ha particularizado al filtro integrado analógico que ha servido como circuito sintonizable para la implementación del sistema de sintonía automática propuesto en la presente tesis. A este respecto se ha completado el estudio con el diseño de sendos controladores para los lazos de control de la frecuencia central y del factor de calidad del filtro que mejoran las prestaciones del implementado inicialmente.Continuidad de la investigaciónDebido, por un lado, a la gran cantidad de aplicaciones que pueden llevar al uso de filtros de tiempo continuo, el rango frecuencial que éstos pueden alcanzar, la gran cantidad de topologías y técnicas a emplear que existen para su implementación y, por otro, a la problemática que conlleva su utilización, las posibles líneas futuras a seguir en sistemas de sintonía automática para los mismos son bastante amplias. Sin embargo, se pueden resumir las principales y más inminentes:- En base al modelizado matemático del conjunto filtro más lazos de control planteado en la presente tesis, puede plantearse la búsqueda de sistemas de control adaptativos y controladores no lineales compatibles con las técnicas empleadas para la implementación de filtros de tiempo continuo, con el fin de realizar sistemas de sintonía más eficaces tanto en régimen estacionario como transitorio.- La utilización de los lazos de control para nuevas estructuras de los filtros master y slave.- A partir del diseño presentado en la presente tesis, realizar el estudio de las posibles modificaciones para poder plantear nuevos y mejores algoritmos de sintonía, así como su utilización en áreas más amplias del procesado analógico de la señal, como pueden ser:- Diseños de estructuras amplificadoras de la señal con control automático de ganancia (AGC).- Diseños de filtros autosintonizados para aplicaciones de filtrado en radiofrecuencia, como por ejemplo, filtros sintonizados para recepción de señales de radio, filtros programables para las etapas de filtrado en telefonía móvil de tercera generación, etc. A este respecto, hay que decir que ya se está trabajando ([ALA01a], [ALA01b]) en estructuras basadas en bancos de MRCs donde sus relaciones de aspecto (W/L) están convenientemente escaladas, y conllevan una programabilidad mixta digital y analógica, con el objetivo de incrementar el rango frecuencial de funcionamiento a través de la conmutación de un MRC a otro según la banda frecuencial donde ha de trabajar el sistema.- Sistematizar la síntesis de topologías de filtrado a partir de las matrices obtenidas mediante el modelizado propuesto en la presente tesis, para obtener estructuras que proporcionen independencia entre la sintonía del factor de calidad y de la frecuencia natural del filtro.

Metal-oxide-semiconductor field-effect transistors (MOSFETs) are major devices inintegrated circuit, extensively used in various electronic products. In order to improve the electrical characteristics, scaling channel width and length, using high-£e gate dielectric insulator, and strained silicon may be utilized to increase the driving current and circuit speed. Nevertheless, the scaling of the channel width and length must overcome the limitation of the photolithographytechnology and cost. Once the method is employed, the MOSFETs will face a serious short-channel effect and gate leakage current. In the aspect of high-£e gate dielectric insulator, there still have problems, containing the trap states, phonon scattering, dipole-induced threshold voltage variation, needed to be solved. This dissertation focuses on the properties of MOSFETs experienced an external-mechanical strain, where the channel will be strained. Hence, the mobility, driving current, and circuit speed will increase. Our research can be divided into three topics: fabricating process-induced strained Si, external mechanical stress-induced strained Si, and the properties of strained Si MOSFETs at different temperatures. Except the electrical measurement, we also used the ISE-TCAD to simulate the electrical characteristic of MOSFETs under stress. Firstly, we apply the stress on n-MOSFETs by utilizing the nitride-capping layer. Once the lattice is strained, the mobility will increase, hence resulting in the operating speed. Secondly, the electrical characteristics under external stress is explored by introduced the external mechanical stress along the channel length of nMOSFETs. In addition to the fabricating process-induced strain, the fabricating process condition will also influence the device characteristics. As a result, we propose a new strain technology for our following research. Thirdly, the device performance of strained Si under different temperatures is investigated. Finally, we discuss the gate leakage current in strained Si depending on the ultra-thin gate oxide layer.

With a view to reduce the number of components in a Static Random Access Memory (SRAM) cell, the feasibility of use of Lambda Bipolar Transistor (LBT)in the bistable element of the cell has been explored under the present study. The LBT under consideration here comprises of an enhancement mode MOSFET integrated with a parasitic bipolar transistor so as to perform as a negative resistance device. LBTs for the study have been fabricated and analysed. The devices have been shown to function at much lower voltage and current levels than those reported earlier/ and thus have been shown to be suitable for lower power applications. The issues of agreements and discrepancies of the experimental results with the original DC model of the device have been highlighted and discussed. The factors contributing to the drain current of the MOSFET in the LBT have been identified. It has also been shown that in the real case of an LBT in operation, the MOSFET in it does not function as a discrete device for the same conditions of voltages and current levels as in an LBT. As per the present study, it is assessed to be influenced by the presence of the BJT in operation and this effect is felt more at the lower current levels of operation. With a separate and tailored p-well implantation the possibility of fabrication of LBTs with a CMOS technology is established. Along with a couple of polysilicon resistors, the LBTs have been successfully made to perform in the common-collector configuration as the bistable storage element of SRAM cell (as proposed in the literature). The bistable element with the LBT in common-emitter mode also has been visualised and practically achieved with the fabricated devices. The WRITE transients for either case have been simulated for various levels of WRITE voltages and their time of hold.The speed of Writing achieved are found comparable with that of the standard SRAMs. The advantages and disadvantages of using the LBT in either mode have been highlighted and discussed. The power consumption of the bistable element with the LBT in either mode is however shown to be the same. A different approach of READING has been proposed to overcome the factors known to increase the cycle time. On the whole, under the present study, the proposal of using LBTs in the bistable storage element of the SRAM cell has been shown to be feasible. Such SRAM circuits can find possible applications in the fields where smaller circuit area is the major concern.

<p>Challenges with integrating high-κ gate dielectric,retrograde Si_1-xGe_xchannel and silicided contacts in future CMOStechnologies are investigated experimentally and theoreticallyin this thesis. ρMOSFETs with either Si or strained Si_1-xGex surface-channel and different high-κgate dielectric are examined. Si_1-xGex ρMOSFETs with an Al₂O₃/HfAlO_x/Al₂O₃nano-laminate gate dielectric prepared by means ofAtomic Layer Deposition (ALD) exhibit a great-than-30% increasein current drive and peak transconductance compared toreference Si ρMOSFETs with the same gate dielectric. Apoor high-κ/Si interface leading to carrier mobilitydegradation has often been reported in the literature, but thisdoes not seem to be the case for our Si ρMOSFETs whoseeffective mobility coincides with the universal hole mobilitycurve for Si. For the Si_1-xGe_xρMOSFETs, however, a high density ofinterface states giving riseto reduced carrier mobility isobserved. A method to extract the correct mobility in thepresence of high-density traps is presented. Coulomb scatteringfrom the charged traps or trapped charges at the interface isfound to play a dominant role in the observed mobilitydegradation in the Si_1-xGe_xρMOSFETs.</p><p>Studying contacts with metal silicides constitutes a majorpart of this thesis. With the conventional device fabrication,the Si_1-xGe_xincorporated for channel applications inevitablyextends to the source-drain areas. Measurement and modelingshow that the presence of Ge in the source/drain areaspositively affects the contact resistivity in such a way thatit is decreased by an order of magnitude for the contact of TiWto p-type Si_1-xGe_x/Si when the Ge content is increased from 0 to 30at. %. Modeling and extraction of contact resistivity are firstcarried out for the traditional TiSi₂-Si contact but with an emphasis on the influenceof a Nb interlayer for the silicide formation. Atwo-dimensional numerical model is employed to account foreffects due to current crowding. For more advanced contacts toultra-shallow junctions, Ni-based metallization scheme is used.NiSi_1-xGex is found to form on selectively grown p-typeSi_1-xGe_xused as low-resistivity source/drain. Since theformed NiSi1-xGex with a specific resistivity of 20 mWcmreplaces a significant fraction of the shallow junction, athree-dimensional numerical model is employed in order to takethe complex interface geometry and morphology into account. Thelowest contact resistivity obtained for our NiSi_1-xGe_x/p-type Si_1-xGe_xcontacts is 5´10^-8Ωcm², which satisfies the requirement for the 45-nmtechnology node in 2010.</p><p>When the Si_1-xGe_xchannel is incorporated in a MOSFET, it usuallyforms a retrograde channel with an undoped surface region on amoderately doped substrate. Charge sheet models are used tostudy the effects of a Si retrograde channel on surfacepotential, drain current, intrinsic charges and intrinsiccapacitances. Closed-form solutions are found for an abruptretrograde channel and results implicative for circuitdesigners are obtained. The model can be extended to include aSi_1-xGe_xretrograde channel. Although the analytical modeldeveloped in this thesis is one-dimensional for long-channeltransistors with the retrograde channel profile varying alongthe depth of the transistor, it should also be applicable forshort-channel transistors provided that the short channeleffects are perfectly controlled.</p><p><b>Key Words:</b>MOSFET, SiGe, high-k dielectric, metal gate,mobility, charge sheet model, retrograde channel structure,intrinsic charge, intrinsic capacitance, contactresistivity.</p>

Le transistor MOSFET atteint aujourd'hui des dimensions nanométriques pour lesquelles les effets quantiques ne peuvent plus être négligés. Il convient donc de développer des modèles qui, tout en décrivant précisément les phénomènes physiques du transport électronique, rendent compte de l'impact de ces effets sur les performances des transistors nanométriques. Dans ce contexte, ce travail porte sur l'introduction des effets de quantification dans un code Monte-Carlo semi-classique pour la simulation du transport électronique dans les dispositifs MOSFETs. Pour cela, l'utilisation d'un potentiel de correction quantique s'avère judicieuse puisque cette correction s'applique à différentes architectures de transistor sans augmentation considérable du temps de calcul. Tout d'abord, nous évaluons et identifions les limites de la correction par le potentiel effectif usuel. Cette analyse nous conduit à proposer une formulation originale de potentiel effectif s'appuyant sur l'amélioration de la représentation du paquet d'ondes de l'électron. Nous montrons qu'en l'absence de champ électromoteur dans la direction du transport, cette formulation permet une description réaliste des effets de confinement quantique pour des architectures MOSFETs à double ou simple grille, sur substrat SOI et sur silicium massif. Des comparaisons avec des simulations Monte-Carlo semi-classiques mettent en évidence l'impact de ces effets sur le transport électronique dans un transistor MOSFET à double-grille de taille nanométrique. Enfin, notre formulation originale de potentiel de correction quantique est validée par l'obtention de résultats analogues à ceux d'un couplage Monte-Carlo Schrödinger.

Die vorliegende Arbeit beschäftigt sich mit DC/DC-Wandlern zur Einbindung von Doppelschichtkondensatoren in das Fahrzeugenergiebordnetz. Zunächst werden die Anforderungen an derartige DC/DC-Wandler anhand dreier entsprechender Beispielanwendungen zusammengestellt und verglichen. Für die Anwendung zur Entkopplung transienter Hochleistungsverbraucher, wie beispielsweise eine elektrische Lenkung, wird ein DC/DC-Wandler-Konzept entwickelt. Es findet ein Vergleich von drei geeigneten Topologien mittels einer hierfür erarbeiteten Methode statt, mit dem Ziel die beste Lösung für den betrachteten Anwendungsfall zu ermitteln. Um adäquate Kritierien für die Wahl der Schaltfrequenz und der Induktivitäten von Speicherdrosseln aufzustellen, erfolgt eine Untersuchung des Einflusses des Drosselstromwechselanteils auf das Schaltverhalten der MOSFETs sowie auf bestimmte Bereiche der EMV-Störemissionen. Als Methoden zur Optimierung des Synchrongleichrichterbetriebs werden das Parallelschalten von Schottky-Dioden und Synchrongleichrichtern sowie die Variation der Ausschalttotzeiten von Synchrongleichrichtern untersucht. Weiterhin wird unter Berücksichtigung der Besonderheiten der Anwendung und Topologie ein Konzept für die Regelung des Wandlers entwickelt. Abschließend findet eine Vorstellung ausgewählter Aspekte zur Umsetzung des DC/DC-Wandler-Konzepts sowie der Ergebnisse experimenteller Untersuchungen statt.

Si complementary metal-oxide-semiconductor (CMOS) technology has been prospered through continuously scaling of its feature size. As scaling is approaching its physical limitations, new materials and device structures are expected. High electron mobility III-V materials are attractive as alternative channel materials for future post-Si CMOS applications due to their outstanding transport property. High-k dielectrics/metal gate stack was applied to reduced gate leakage current and thus lower the power dissipation. Combining their benefits, great efforts have been devoted to explore III-V/high-k/metal metal-oxide-semiconductor field-effect-transistors (MOSFETs). The main challenges for III-V MOSFETs include interface issues of high-k/III-V, source and drain contact, silicon integration and reliability. A comprehensive study on III-V MOSFETs has been presented here focusing on three areas: 1) III-V/high-k/metal gate stack: material and electrical properties of various high-k dielectrics on III-V substrates have been systematically examined; 2) device architecture: device structures from planar surface channel MOSFETs and buried channel quantum well FETs (QWFETs) to 3D gate-wrapped-around FETs (GWAFETs) and tunneling FETs (TFETs) have been designed and analyzed; 3) fabrication process: process flow has been set up and optimized to build scaled planar and 3D devices with feature size down to 40nm. Potential of high performances have been demonstrated using novel III-V/high-k devices. Effective channel mobility was significantly improved by applying buried channel QWFET structure. Short channel effect control for sub-100nm devices was enhanced by shrinking gate dielectrics, reducing channel thickness and moving from 2D planar to 3D GWAFET structure. InGaAs TFETs have also been developed for ultra-low power application. This research work demonstrates that III-V/high-k/metal MOSFETs with superior device performances are promising candidates for future ultimately scaled logic devices. / text

Le fort développement actuel des systèmes électroniques embarqués nous conduit à relever le défi de leur fiabilisation, ceci d'autant plus que des organes de sécurité sont souvent concernés et que ces systèmes opèrent dans des conditions environnementales difficiles avec une exigence de réduction de coût drastique. Ce qui caractérise le mieux l'évolution récente de ces systèmes électroniques embarqués c'est une forte intégration qui conduit à réduire leur encombrement et leur poids tout en augmentant la puissance électrique convertie. Il en résulte automatiquement une augmentation de la densité de puissance dissipée et l'étude de leur comportement électrothermique prend, dans ces conditions, une importance fondamentale. Le présent travail concerne le développement d'outils précis de modélisation électrothermique qui permettent d'appréhender l'impact de la technologie choisie (conception, connectiques, matériaux ...) sur les phénomènes causés par les défauts qui apparaissent avec le vieillissement. Des règles de robustesse spécifiques à chaque technologie pourront être édictées à l'aide de simulations 3D distribuées présentées dans le mémoire. Dans un premier temps la modélisation électrothermique compacte a été abordée. Ensuite, en se limitant aux modules MOS de puissance, une première classe de problèmes caractérisée par l'absence de commutation peut être traitée en ayant recours à une modélisation électrothermique par éléments finis qui considère que le composant est constitué par un ensemble de zones de résistivités électriques et de conductivités thermiques différentes. Une tentative a été faite en vue d'étendre l'étude électrothermique aux classes de problèmes mettant en œuvre des MOS de puissance fonctionnant en régime de commutation. Le modèle électrique distribué doit alors être capable de calculer et de répartir les pertes totales (état passant, état bloqué et commutation) pour un régime de commutation rapide. Enfin, un soin particulier a été accordé à l'étude du fonctionnement en avalanche, une méthode basée sur l'expérimentation et l'utilisation d'un modèle électrothermique simple afin d'estimer la température de jonction d'un MOSFET de puissance lors de son fonctionnement en régime d'avalanche de courte durée a été développée. Pour conclure, on a démontré qu'il n'existe pas une réponse unique en termes de modélisation électrothermique et que chaque méthode vise à résoudre une classe spécifique de problèmes.