Emerging electronic system architectures follow increasingly 3D integration concepts driven by further miniaturization, increase of performance, decrease of energy consumption, and implementation of further functionality. Following this More than Moore path, trendsetting on-top-of-complementary metal-oxide semiconductor (CMOS) technologies for nanodevices find increasing attention in semiconductor development roadmaps. Nanodevices implemented through nanomaterials such as semiconducting single-walled carbon nanotubes (CNTs) with their proceeded technology readiness level, give additional degree of freedom to upgrade such systems as substrate-independent and post-CMOS compatible technologies are already available. Although, they inherently feature extraordinary properties several technological obstacles are not yet addressed. Pronounced obstacles like inadequate CNT assembly structure, interfering parasitic effects related to CNT/substrate interfaces, as well as insufficient pre-stress state of the CNTs are tackled within this thesis aiming on CNT-based piezoresistive sensors. Following a holistic approach, the activities range from the implementation of chromatography-based length separation of CNTs over wafer-level micro- and nanotechnological process-, module-, and equipment developments towards comprehensive and statistical data analysis. It could be shown, that short CNTs adversely affect integrability and reproducibility, underlined by a 25% decline of the fabrication yield of CNT based field-effect transistors (CNT-FETs) with respect to long CNTs. It furthermore turns out, that performance of CNT-FETs built from long CNTs show significant benefits in terms of subthreshold swing (up to 163%) and hole mobility (up to 300%), which could be explained by suppressed CNT chain formation within the transistor channel. Furthermore, short-channel piezoresistive CNT sensors in FET configuration show a significant drain-induced barrier thinning characterized by a degradation of the subthreshold swing and a threshold voltage roll-off of (−1370± 130) mV · V−1 upon applied drain-source voltage. This device-specific effect enhances the intrinsic strain-sensitivity of the sensor of up to 150% with a maximum measured gauge factor of 800. In this regard, supporting transport simulations underline the importance of the Schottky barrier at the source/CNT junction as the dominating junction for tunneling currents responsible for the gained enhancement. Finally, a technology module was developed, which further reduce parasitic effects such as stick-slip and slack behavior of device-integrated CNTs upon mechanical load by incorporation of layout-determined pre-strain. Utilizing a post-CMOS compatible sacrificial layer approach combined with residual stressed membranes, the integrated CNTs were strained by almost 1% in axial direction. This consequences in an reduced sensor offset determined by a reduction of the detection limit to 30 MPa. In addition this modul was successfully implemented by heterogeneous on-top-of application-specific integrated circuit technologies where CNT-FETs were characterized over an embedded complementary metal-oxide semiconductor multiplexer circuit. Hence, this work displays novelty and provides significant contributions on heterointegrated system-on-chip applications of upcoming nanomaterial-based devices for environmental sensing, condition monitoring, photonic integrated circuits, up to promising architectures for neuromorphic computing and the quantum technology science and application.

Silicon Carbide (SiC) is a wide-bandgap (WBG) semiconductor materialwhich has several advantages such as higher maximum electric field, lowerON-state resistance, higher switching speeds, and higher maximum allowablejunction operation temperature compared to Silicon (Si). In the 1.2 kV - 1.7kV voltage range, power devices in SiC are foreseen to replace Si Insulatedgatebipolar transistors (IGBTs) for applications targeting high efficiency,high operation temperatures and/or volume reductions. In particular, theSiC Metal-oxide semiconductor field-effect transistor (MOSFET) – which isvoltage controlled and normally-OFF – is the device of choice due to the easeof its implementation in designs using Si IGBTs.In this work the reliability of SiC devices, in particular that of the SiCMOSFET, has been investigated. First, the possibility of paralleling two discreteSiC MOSFETs is investigated and validated through static and dynamictests. Parallel-connection was found to be unproblematic. Secondly, drifts ofthe threshold voltage and forward voltage of the body diode of the SiC MOSFETare investigated through long-term tests. Also these reliability aspectswere found to be unproblematic. Thirdly, the impact of the package on thechip reliability is discussed through a modeling of the parasitic inductancesof a standard module and the impact of those inductances on the gate oxide.The model shows imbalances in stray inductances and parasitic elementsthat are problematic for high-speed switching. A long-term test on the impactof humidity on junction terminations of SiC MOSFETs dies and SiCSchottky dies encapsulated in the same standard package reveals early degradationfor some modules situated outdoors. Then, the short-circuit behaviorof three different types (bipolar junction transistor, junction field-effect transistor,and MOSFET) of 1.2 kV SiC switching devices is investigated throughexperiments and simulations. The necessity to turn OFF the device quicklyduring a fault is supported with a detailed electro-thermal analysis for eachdevice. Design guidelines towards a rugged and fast short-circuit protectionare derived. For each device, a short-circuit protection driver was designed,built and validated experimentally. The possibility of designing diode-lessconverters with SiC MOSFETs is investigated with focus on surge currenttests through the body diode. The discovered fault mechanism is the triggeringof the npn parasitic bipolar transistor. Finally, a life-cycle cost analysis(LCCA) has been performed revealing that the introduction of SiC MOSFETsin already existing IGBT designs is economically interesting. In fact,the initial investment is saved later on due to a higher efficiency. Moreover,the reliability is improved, which is beneficial from a risk-management pointof-view. The total investment over 20 years is approximately 30 % lower fora converter with SiC MOSFETs although the initial converter cost is 30 %higher. / Kiselkarbid (SiC) är ett bredbandgapsmaterial (WBG) som har flera fördelar,såsom högre maximal elektrisk fältstyrka, lägre ON-state resitans, högreswitch-hastighet och högre maximalt tillåten arbetstemperatur jämförtmed kisel (Si). I spänningsområdet 1,2-1,7 kV förutses att effekthalvledarkomponenteri SiC kommer att ersätta Si Insulated-gate bipolar transistorer(IGBT:er) i tillämpningar där hög verkningsgrad, hög arbetstemperatur ellervolymreduktioner eftersträvas. Förstahandsvalet är en SiC Metal-oxidesemiconductor field-effect transistor (MOSFET) som är spänningsstyrd ochnormally-OFF, egenskaper som möjliggör enkel implementering i konstruktionersom använder Si IGBTer.I detta arbete undersöks tillförlitligheten av SiC komponenter, specielltSiC MOSFET:en. Först undersöks möjligheten att parallellkoppla tvådiskretaSiC MOSFET:ar genom statiska och dynamiska prov. Parallellkopplingbefanns vara oproblematisk. Sedan undersöks drift av tröskelspänning ochbody-diodens framspänning genom långtidsprov. Ocksådessa tillförlitlighetsaspekterbefanns vara oproblematiska. Därefter undersöks kapslingens inverkanpåchip:et genom modellering av parasitiska induktanser hos en standardmoduloch inverkan av dessa induktanser pågate-oxiden. Modellen påvisaren obalans mellan de parasitiska induktanserna, något som kan varaproblematiskt för snabb switchning. Ett långtidstest av inverkan från fuktpåkant-termineringar för SiC-MOSFET:ar och SiC-Schottky-dioder i sammastandardmodul avslöjar tidiga tecken pådegradering för vissa moduler somvarit utomhus. Därefter undersöks kortslutningsbeteende för tre typer (bipolärtransistor,junction-field-effect transistor och MOSFET) av 1.2 kV effekthalvledarswitchargenom experiment och simuleringar. Behovet att stänga avkomponenten snabbt stöds av detaljerade elektrotermiska simuleringar för allatre komponenter. Konstruktionsriktlinjer för ett robust och snabbt kortslutningsskyddtas fram. För var och en av komponenterna byggs en drivkrets medkortslutningsskydd som valideras experimentellt. Möjligheten att konstrueradiodlösa omvandlare med SiC MOSFET:ar undersöks med fokus påstötströmmargenom body-dioden. Den upptäckta felmekanismen är ett oönskat tillslagav den parasitiska npn-transistorn. Slutligen utförs en livscykelanalys(LCCA) som avslöjar att introduktionen av SiC MOSFET:ar i existerandeIGBT-konstruktioner är ekonomiskt intressant. Den initiala investeringensparas in senare pågrund av en högre verkningsgrad. Dessutom förbättrastillförlitligheten, vilket är fördelaktigt ur ett riskhanteringsperspektiv. Dentotala investeringen över 20 år är ungefär 30 % lägre för en omvandlare medSiC MOSFET:ar även om initialkostnaden är 30 % högre. / <p>QC 20170524</p>

L’émergence d’interrupteurs de puissance en SiC permet d’envisager des convertisseurs de puissance capables de fonctionner au sein des environnements sévères tels que la haute tension (> 10 kV ) et la haute température (> 300 °C). Aucune solution de commande spécifique à ces environnements n’existe pour le moment. Le développement de fonctions élémentaires en SiC (comparateur, oscillateur) est une étape préliminaire à la réalisation d’un premier démonstrateur. Plusieurs laboratoires ont développé des fonctions basées sur des transistors bipolaires, MOSFETs ou JFETs. Cependant les recherches ont principalement portées sur la conception de fonctions logiques et non sur l’intégration de drivers de puissance. Le laboratoire AMPERE (INSA de Lyon) et le Centre National de Microélectronique de Barcelone (Espagne) ont conçu un MESFET latéral double grille en SiC. Ce composant élémentaire sera à la base des différentes fonctions intégrées envisagées. L’objectif de ces recherches est la réalisation d’un convertisseur élévateur de tension "boost" monolithique et de sa commande en SiC. La démarche scientifique a consisté à définir dans un premier temps un modèle de simulation SPICE du MESFET SiC à partir de caractérisations électriques statique et dynamique. En se basant sur ce modèle, des circuits analogiques tels que des amplificateurs, oscillateurs, paires différentielles, trigger de Schmitt ont été conçus pour élaborer le circuit de commande (driver). La conception de ces fonctions s’avère complexe puisqu’il n’existe pas de MESFETs de type P et une polarisation négative de -15 V est nécessaire au blocage des MESFETs SiC. Une structure constituée d’un pont redresseur, d’un boost régulé avec sa commande basée sur ces différentes fonctions a été réalisée et simulée sous SPICE. L’ensemble de cette structure a été fabriqué au CNM de Barcelone sur un même substrat SiC semi-isolant. L’intégration des éléments passifs n’a pas été envisagée de façon monolithique (mais pourrait être considérée pour les inductances et capacités dans la mesure où les valeurs des composants intégrés sont compatibles avec les processus de réalisation). Le convertisseur a été dimensionné pour délivrer une de puissance de 2.2 W pour une surface de 0.27 cm2, soit 8.14 W/cm2. Les caractérisations électriques des différents composants latéraux (résistances, diodes, transistors) valident la conception, le dimensionnement et le procédé de fabrication de ces structures élémentaires, mais aussi de la majorité des fonctions analogiques. Les résultats obtenus permettent d’envisager la réalisation d’un driver monolithique de composants Grand Gap. La perspective des travaux porte désormais sur la réalisation complète du démonstrateur et sur l’étude de son comportement en environnement sévère notamment en haute température (> 300 °C). Des analyses des mécanismes de dégradation et de fiabilité des convertisseurs intégrés devront alors être envisagées. / The new SiC power switches is able to consider power converters, which could operate in harsh environments as in High Voltage (> 10kV) and High Temperature (> 300 °C). Currently, they are no specific solutions for controlling these devices in harsh environments. The development of elementary functions in SiC is a preliminary step toward the realization of a first demonstrator for these fields of applications. AMPERE laboratory (France) and the National Center of Microelectronic of Barcelona (Spain) have elaborated an elementary electrical compound, which is a lateral dual gate MESFET in Silicon Carbide (SiC). The purpose of this research is to conceive a monolithic power converter and its driver in SiC. The scientific approach has consisted of defining in a first time a SPICE model of the elementary MESFET from electric characterizations (fitting). Analog functions as : comparator, ring oscillator, Schmitt’s trigger . . . have been designed thanks to this SPICE’s model. A device based on a bridge rectifier, a regulated "boost" and its driver has been established and simulated with the SPICE Simulator. The converter has been sized for supplying 2.2 W for an area of 0.27 cm2. This device has been fabricated at CNM of Barcelona on semi-insulating SiC substrate. The electrical characterizations of the lateral compounds (resistors, diodes, MESFETs) checked the design, the "sizing" and the manufacturing process of these elementary devices and analog functions. The experimental results is able to considerer a monolithic driver in Wide Band Gap. The prospects of this research is now to realize a fully integrated power converter in SiC and study its behavior in harsh environments (especially in high temperature > 300 °C). Analysis of degradation mechanisms and reliability of the power converters would be so considerer in the future.

Im ersten Teil der Arbeit werden Signalverstärkungsmechanismen für Raman-Spektroskopie erschlossen und evaluiert. Die als geeignet bewerteten Methoden finden im zweiten Teil ihre Anwendung zur Untersuchung der vibronischen Eigenschaften von dünnen Manganphthalocyaninschichten, die anschließend mit Kalium interkaliert werden. Hierbei sind verschiedene Phasen identifizierbar, die ein ganzzahliges Verhältnis von Kaliumatomen zu Manganphthalocyaninmolekülen besitzen. Im dritten Teil werden die elektrischen Eigenschaften durch die Verwendung dieses Materialsystems als aktives Medium eines Feldeffekttransistors untersucht.

Dans le domaine aéronautique, les systèmes électriques remplacement progressivement les systèmes de contrôle mécaniques ou hydrauliques. Les bénéfices immédiats sont la réduction de la masse embarquée et des performances accrues à condition que l’électronique supporte l’absence de système de refroidissement. Si la haute température de fonctionnement n’empêche pas d’atteindre une fiabilité suffisante, il y aura réduction des coûts opérationnels. Des étapes clefs ont été franchies en introduisant des systèmes à commande électriques dans les aéronefs en lieu et place de systèmes conventionnels : freins électriques, inverseur de poussée, vérins électriques de commandes de vol… Toutes ces avancées se sont accélérées ces dernières années grâce entre autre à l’utilisation de nouveaux matériaux semiconducteurs, dit à grand gap (SiC, GaN…), opérant à haute température et palliant ainsi une faiblesse des dispositifs classiques en silicium (Si). Des composants de puissance haute température, diode Schottky ou transistor JFET SiC, sont ainsi disponibles commercialement et peuvent supporter des ambiantes de plus de 220°C. Des modules de puissances (onduleur) à base de transistor JFET SiC ont été réalisés et validés à haute température. Finalement la partie « commande » de ces modules de puissance reste à concevoir pour les environnements sévères pour permettre leur introduction dans le module de puissance. C’est dans ce contexte de faiblesse concernant l’étage de commande rapprochée qu’a été construit le projet FNRAE COTECH, et où s’inscrivent les travaux de cette thèse, Dans un premier temps, un état de l’art sur les drivers et leurs technologies nous a permis de souligner le lien complexe entre électronique et température ainsi que le potentiel de la technologie CMOS sur Silicium sur Isolant (SOI) pour des applications hautes températures. La caractérisation en température de drivers SOI disponibles dans le commerce nous a fourni des données d’entrée sur le comportement de tels dispositifs. Ces caractérisations sont essentielles pour visualiser et interpréter l’effet de la température sur les caractéristiques du dispositif. Ces mesures mettent aussi en avant les limites pratiques des technologies employées. La partie principale de cette thèse concerne la conception et la caractérisation de blocs ou IPs pour le cœur d’un driver haute température de JFET SiC. Elle est articulée autour de deux runs SOI (TFSmart1). Les blocs développés incluent entre autres des étages de sortie et leurs buffers associés et des fonctions de protection. Les drivers ainsi constitués ont été testés sur un intervalle de température allant de -50°C à plus de 250°C sans défaillance constatée. Une fonction originale de protection des JFETs contre les courts-circuits a été démontrée. Cette fonction permet de surmonter la principale limitation de ces transistors normalement passant (Normaly-ON). Finalement, un module de bras d’onduleur a été conçu pour tester ces driver in-situ. / In aeronautics, electrical systems progressively replace mechanical and hydraulic control systems. If the electronics can stand the absence of cooling, the immediate advantages will be the reduction of mass, increased performances, admissible reliability and thus reduction of costs. In aircraft, some important steps have already been performed successfully when substituting standard systems by electrical control system such as electrical brakes, thrust reverser, electrical actuators for flight control… Large band gap semiconductors (SiC, GaN…) have eased the operation in high temperature over the last decade and let overcome a weakness of conventional silicon systems (Si). High temperature power components such as Schottky diodes or JFET transistors, are already commercially available for a use up to 220°C, limited by package. Moreover inverters based on SiC JFET transistors have been realized and characterized at high temperature. Finally the control part of these power systems needs to be designed for harsh environment. It is in this context of lack of integrated control part that the FNRAE COTECH project and my doctoral research have been built. Based on a state of the art about drivers, the complex link between electronic and temperature and the potentialities of CMOS Silicon-On-Insulator technology (SOI) for high temperature applications have been underlined. The characterization of commercial SOI drivers gives essential data on these systems and their behavior at high temperature. These measurements also highlight the practical limitations of SOI technologies. The main part of this manuscript concerns the design and characterization of functions or IPs for high temperature JFET SiC driver. Two SOI runs in TFSmart1 have been realized. The developed functions include the driver output stage, associated buffers and protection functions. The drivers have been tested from -50°C up to 250°C without failure under short time-range. Moreover, an original protection function has been demonstrated against the short-circuit of an inverter leg. This function allows overcoming the main limitation of the normally on JFET transistor. Finally, an inverter module has been built for in-situ test of these new drivers.

Le carbure de silicium (SiC) est un semi-conducteur à large bande d’énergie interdite, remarquable par ses propriétés physiques situées à mi-chemin entre le silicium et le diamant. Ceci suscite actuellement un fort intérêt industriel pour son utilisation dans la fabrication de composants susceptibles de fonctionner dans des conditions extrêmes : forte puissance et haute température. Les travaux de thèse se sont focalisés sur la levée de verrous technologiques pour réaliser des composants latéraux de type JFET (Junction Field Effect Transistor) et les intégrer monolithiquement dans des substrats SiC-4H. L’objectif est de réaliser un bras d’onduleur intégré en SiC avec deux étages commande et puissance. Dans un premier temps, nous avons entamé cette thèse par une caractérisation de deux lots de composants JFET latéraux à canaux N et P réalisés dans le cadre de deux projets ANR précédents cette thèse. De cette étude nous avons extrait plusieurs points positifs, comme celui qui concerne la tenue en tension des JFET de puissance et l’intégration monolithique des JFET basse tension. Mais, nous avons aussi mis en évidence, la nécessité d’optimiser la structure de composants et d’améliorer certaines étapes technologiques, principalement, la définition des canaux par implantation ionique, le contact ohmique et la gravure profonde. Des études approfondies pour réaliser le contact ohmique sur SiC type P et des procédés pour réaliser une gravure profonde dans le SiC ont été développés. Ces études ont permis d’obtenir une faible résistance de contact comparable à l’état de l’art mondial, d’avoir des calibres en courant plus élevés et par conséquent une meilleure modulation. Pour la gravure, un masque dur à base de silicium et nickel (NiSi), nous a permis de mettre en place un procédé original qui permet des gravures profondes du SiC et réaliser les structures intégrés des JFET. L’ensemble de ces améliorations technologiques nous a permis d’obtenir des nouveaux lots de composants JFET P et N intégrés sur la même puce, avec des meilleures performances par rapport aux précédentes réalisations, notamment avec une conduction dans les canaux 10 à 100 fois plus importante. Nous avons également obtenu une modulation du courant Ids en fonction de la tension Vgs sur un nombre très important de JFET en augmentant significativement le rendement par rapport aux lots précédents. / Silicon carbide (SiC) a semiconductor is as wide band gap, notable for its physical properties located between silicon and diamond. The inherent properties of silicon carbide (SiC) high thermal conductivity, and high breakdown voltage make it a very promising material for high power, high temperature and high-frequency device applications. The thesis focused on the removal of technological barriers to achieve lateral components JFET (Junction Field Effect Transistor) and monolithically integrated in SiC-4H substrates. The objective is to realize an arm of inverter integrated there SIC with two floors command and power. Initially, we started this thesis by a characterization of two lots of components JFET with channels N and P realized during two previous ANR this thesis. In this study, we extracted several positive points, such, the breakdown voltage of the JFET power and monolithic integration of low voltage JFET. But we have also highlighted the need to optimize the structure of components and improve some technological steps, mainly the definition channels by ion implantation, the ohmic contact and deep etching. Extensive to achieve ohmic contact on SiC P type and methods for performing deep etching in SiC studies have been developed. These studies have resulted in a low resistance comparable to the state of the art world contact, having sizes in higher current and therefore a better modulation. For etching, a hard mask to silicon and nickel (NiSi) has enabled us to develop a novel method that allows deep etching of SiC JFETs achieve integrated structures. All these technological improvements allowed us to get new batches of P and N JFET integrated on the same chip components with better performance compared to previous achievements, especially with conduction channels 10 to 100 times important. We also got a modulation current Ids as a function of the voltage Vgs on a large number of JFET significantly increasing the performance compared to previous batches.

Cette thèse porte sur l’étude du transport de charge et de spin dans les nanostructures 0D, 2D et les hétérostructures 2D-0D de Van der Waals (h-VdW). Les nanocristaux pérovskite de La0.67Sr0.33MnO3 ont révélé des magnétorésistances (MR) exceptionnelles à basse température résultant de l’aimantation de leur coquille indépendamment du coeur ferromagnétique. Les transistors à effet de champ à base de MoSe2 ont permis d’élucider les mécanismes d’injection de charge à l’interface metal/semiconducteur 2D. Une méthode de fabrication des h-VdW adaptés à l’électronique à un électron est rapportée et basée sur la croissance d’amas d’Al auto-organisés à la surface du graphene et du MoS2. La transparence des matériaux 2D au champ électrique permet de moduler efficacement l’état électrique des amas par la tension de grille arrière donnant lieu aux fonctionnalités de logique à un électron. Les dispositifs à base de graphene présentent des MR attribuées aux effets magnéto-Coulomb anisotropiques. / This thesis investigates the charge and spin transport processes in 0D, 2D nanostructures and 2D-0D Van der Waals heterostructures (VdWh). The La0.67Sr0.33MnO3 perovskite nanocrystals reveal exceptional magnetoresistances (MR) at low temperature driven by their paramagnetic shell magnetization independently of their ferromagnetic core. A detailed study of MoSe2 field effect transistors enables to elucidate a complete map of the charge injection mechanisms at the metal/MoSe2 interface. An alternative approach is reported for fabricating 2D-0D VdWh suitable for single electron electronics involving the growth of self-assembled Al nanoclusters over the graphene and MoS2 surfaces. The transparency the 2D materials to the vertical electric field enables efficient modulation of the electric state of the supported Al clusters resulting to single electron logic functionalities. The devices consisting of graphene exhibit MR attributed to the magneto-Coulomb effect.

Cette étude porte sur l’intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d’économies d’énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d’intégration. Cette thèse se propose d’employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l’oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc. / This study deals with the hybrid integration of Single Electron Transistors (SET) on a CMOS technology node. SET devices present high potentiels, particularly in terms of energy efficiency, but can't completely replace CMOS in electrical circuits. However, SETs and CMOS devices combination can solve this issue, opening the way toward very low operating power circuits, and high integration density. This thesis proposes itself to use for Back-End-Of-Line (BEOL) SETs realization, meaning in the oxide encapsulating CMOS, the nanodamascene fabrication process devised by C. Dubuc.

En la presente tesis se muestra una nueva metodología de extracción "inteligente" de modelos circuitales lineales y no lineales para dispositivos MESFET y HEMT, además de efectuar numerosas aportaciones en el campo de las medidas radioeléctricas de dichos dispositivos mediante diseño del hardware y del software necesario para la automatización de las mismas. Por otro lado se presenta un novedoso modelo de Gran Señal para dispositivos HEMT de potencia que da cuenta del fenómeno de la compresión de la transconductancia y es fácilmente implementable en simuladores no lineales comerciales del tipo de MDS, LIBRA, HARMONICA, etc. Además se ha aumentado el rango de validez frecuencial de los modelos de pequeña señal mediante la obtención de las expresiones "exactas" de los modelos usuales de pequeña señal Vendelin-Dambrine, Vickes, Berroth & Bosch, etc. Otra novedad aportada por este trabajo de tesis ha sido aplicar estos modelos lineales a los transistores HEMT, evitando la obtención valores carentes de significado físico como ocurría hasta ahora. Como validación del modelo no lineal de HEMT se han llevado a cabo numerosas simulaciones del mismo en MDS que han sido comparadas con las medidas experimentales realizadas en nuestro laboratorio (Scattering, DC, Pulsadas y Pin/Pout) poniendo de manifiesto la exactitud del modelo. Para validar los modelos de pequeña señal se han efectuado simulaciones con el simulador lineal MMICAD utilizando transistores de diferentes tamaños procedentes de distintas foundries con objeto de visualizar el comportamiento del dispositivo independientemente del origen del mismo. / In this thesis a new methodology for the "intelligent" parameter extraction of linear and non-linear model for GaAs MESFET and HEMT devices is shown, besides numerous contributions in the field of Scattering and DC measurements of this kind of devices by means of hardware design and necessary software for the automation of the same have been done. On the other hand a novel Great Signal model for HEMT devices is presented. This model is capable to model the transconductance compression phenomenon and it is easily to built in commercial non-linear simulators like MDS, LIBRA, Microwave HARMONICA, etc. This work has also increased the frequency range for the usual small-signal models by means of calculate "exact" expressions of them. Another novelty contribution of this thesis is to apply for first time these linear models to HEMT transistors, avoiding the lacking of physical meaning values like it occurred up to now. To make possible the validation of non-linear HEMT model, simulations with MDS software and comparisons with experimental measurements made in our laboratory (Scattering, DC, Pulsed and Pin/ Pout) have been carried out and there was very good agreement between measured and simulated data. To validate small-signal models referred before, simulations with MMICAD software and comparisons between simulated and experimental scattering measurements using transistors of different sizes from several foundries and technological processes have been made.

In dieser Arbeit wurden unterschiedliche Moleküle aus der Klasse der Phthalocyanine (Pc) und Pentacen-Materialien als aktive Schichten in organischen Feldeffekttransistoren (OFETs) mittels organischer Molekularstrahldeposition (OMBD) unter Hochvakuumbedingungen aufgedampft. Die elektrische Charakterisierung von Top-Kontakt (TC) und Bottom-Kontakt (BC) OFET-Konfigurationen, die Auskunft über die Ladungsträgermobilität, die Schwellspannung und das Ein/Aus-Verhältnis gibt, wurde sowohl unter Hochvakuum- als auch unter Umgebungsbedingungen an Luft durchgeführt. Für beide OFET-Konfigurationen wurde Gold für die Source- und Drain-Elektroden genutzt. Aussagen über die Morphologie der untersuchten organischen Schichten, die auf Siliziumsubstraten mit einem 100 nm dicken Siliziumdioxyd (SiO2) Gate-Dielektrikum abgeschieden wurden, wurden mittels Rasterelektronenmikroskopie (SEM) und Rasterkraftmikroskopie (AFM) erhalten. Im Vergleich mit den TC OFETs wurde im Bereich des aktiven Kanals in den BC OFETs die Bildung einer höheren Anzahl von Körnern und Korngrenzen gefunden, welche zur Degradation dieser Bauelemente speziell bei Atmosphärenexposition beiträgt. Es wurden die nachfolgenden fünf Moleküle aus der Klasse der Pc untersucht: Kupferphthalocyanin (CuPc), Fluoriertes Kupferphthalocyanin (F16CuPc), Kobaltphthalocyanin (CoPc), Titanylphthalocyanin (TiOPc), und Lutetium-bis-Phthalocyanin (LuPc2). Diese Moleküle wurden mit dem Ziel ausgewählt, die Performance der OFETs unter vergleichbaren Präparationsbedingungen zu testen, wenn das zentrale Metallatom, die Halbleitereigenschaften oder die molekulare Geometrie geändert werden. Durch die Fluorierung (F16CuPc) wurde eine Änderung im Leitungsverhalten von CuPc von p-Typ zum n-Typ erreicht und in der elektrischen Charakteristik der OFETs nachgewiesen. Diese Resultate wurden ebenfalls mittels Kelvin-Sonden-Kraftmikroskopie (KPFM) erhalten. Der Einfluss der Molekülgeometrie auf die Performance der Bauelemente wurde durch die Änderung der Gestalt der Moleküle von planar (CuPc, F16CuPc, CoPc) zu nicht planaren Einfach- (TiOPc) und nicht planaren Doppeldeckermolekülen (LuPc2) untersucht. Eine höhere OFET-Performance wurde erreicht, wenn planare Pc-Materialien für die Bildung der aktiven Schicht verwendet wurden. Das kann teilweise auf die Morphologie der Pc-Schichten zurückgeführt werden. AFM-Aufnahmen zeigen, dass im Vergleich mit nicht planaren Molekülen größere Körner und deshalb eine geringere Anzahl von Korngrenzen gebildet werden, wenn planare Pc-Moleküle verwendet werden. Für den Fall von TC CuPc OFETs wurde gezeigt, dass die Performance der Bauelemente verbessert werden kann, wenn das Gate-Dielektrikum mit einer selbstorganisierten Monoschicht von n-Octadecyltrichlorosilan modifiziert wird oder wenn das Substrat während der Aufdampfung der CuPc-Schicht auf einer höheren Temperatur gehalten wird. Für die Klasse der Pentacen-Materialien wurde ein Vergleich zwischen der Performance von BC OFETs, die die kürzlich synthetisierten fluorierten n-Typ Pentacenquinon-Moleküle nutzen, und denen, die die p-Typ Pentacen-Moleküle nutzen, präsentiert. Das große Erfordernis hochreine Materialien zu verwenden, um eine Degradation der OFETs zu vermeiden, wurde durch Durchführung von Mehrfachmessungen an den OFET-Bauelementen bestätigt. Aus diesen Experimenten lassen sich Informationen bzgl. der Störstellen an der Grenzfläche organische Schicht/SiO2 ableiten. Weiterhin wurde für einige der untersuchten Moleküle die Performance von BC OFETs unter dem Einfluss von unterschiedlichen Gasen gezeigt.