Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells. / Datapath is the core where all the computations are performed in circuits for digital signal processing and also in microprocessors. The performance of the whole system is frequently determined by the implementation of the datapath. Tools dedicated for synthesis of this unit are called datapath compilers and use to take advantage on the structural regularity of the circuit to produce dense layouts and with good performance. This work presents a new flow for datapath generation. An automatic cell synthesis tool with support to non-complementary logic is used in conjunction with a datapath compiler to achieve timing optimization and technology independence. The cell library produced as result of the synthesis process is used by the compiler to place the cells and generate each one of the datapath operators. Comparisons with other cell sythesis tools shown that our approach was able to produce results comparable in area and generation time. Automatically generated cells were compared to standard-cell layouts and presented an average area overhead of just 14% while our circuits presented better or very close delay and power consumption. The datapaths produced by the compiler were compared to a traditional standard-cell based synthesis design flow and presented smaller area, delay and power consumption in average than this approach.

Como as tecnologias de CI avançam através de melhoras de desempenho, maiores são as densidades e a complexidade de projetos. Esse avanço cria a necessidade de novas ferramentas CAD e metodologias de projeto para lidar com um ritmo aceitável de desenvolvimento. Inúmeras soluções foram propostas, entre elas está a utilização de conceitos de reuso, metodologia abordada nesse trabalho. O projeto reusável vem do pensamento de que funcionalidades realizadas são muitas vezes similares ou até mesmo idênticas em inúmeras aplicações. Circuitos como somadores e multiplicadores são exemplos de blocos comuns utilizados em diferentes soluções. Este trabalho apresenta uma abordagem baseada em componentes para descrições de hardware, com o objetivo de maximizar reuso, através de composição e montagem gráfica de componentes. Para lidar com esse paradigma, é apresentado um processo chamado Macanudo. Mesmo que linguagens de descrição de hardware tenham ajudado os processos de projeto a alcançar reusabilidade, essa abordagem tem o objetivo de trazer uma forma mais eficiente de guiar o processo a esse resultado. Esta abordagem é composta por um modelo de componentes que descreve como cada uma dessas entidades deve ser criada e suas interações, assim como sua evolução e distribuição. Juntamente a esse modelo, foi criada um ambiente de desenvolvimento integrado para dar suporte a esse paradigma. Esse programa trabalha com o conceito de projetos, pois a evolução do mesmo traz intrinsecamente uma forma de usabilidade de grande importância. Isso se deve ao fato de no decorrer do tempo, grupos de componentes serem melhorados e adaptados para satisfazer novos requisitos. Assim, o ambiente permite que um determinado componente seja modificado em seu interior para satisfazer necessidades específicas como desempenho, por exemplo. O ambiente dá suporte a construção gráfica de componentes, usando como base a idéia de estrutura comumente encontrada em sistemas eletrônicos: conjuntos de entidades que se conectam. Cada uma dessas entidades pode igualmente ser formada de blocos interconectados ou de apenas um bloco básico de projeto, reutilizados em diferentes níveis de abstração e hierarquia. Alguns circuitos foram montados através desse processo, gerando novos componentes e códigos VHDL, sendo possível sua integração no ambiente e em outros projetos externos. / As integrated circuit technologies advance towards higher performance, greater densities and increasing system complexity, CAD tools and design methodologies struggle to keep pace. Many solutions have been proposed, and one of them is the concept of reuse, which is the adopted methodology in this work. The reusable design comes from the idea that almost duplicated or even equal functionalities appear in several applications. Circuits such as adders and multipliers are examples of common building blocks needed in many different applications. This work presents a component-based approach in hardware descriptions, with the main goal of maximizing reuse, through graphical building and assembly of components. To deal with this paradigm, it is presented a process called Macanudo. Even with hardware description languages leading to a major leap in design reusability, this new approach has the objective of bringing an efficient way to guide the process to a better result. A component model describing how these entities must be created and assembled, as well as its evolution and distribution, composes this process. The model is followed with an IDE that supports this paradigm. The software deals with the concept of designs, because its evolution provides yet another form of a useful functionality, with great importance. This happens because over the time groups of products are updated and adapted to satisfy new requirements, such as performance. The environment supports graphical component building, using the idea based upon an usual structure found in electronics systems: a set of entities that connect to each other. Interconnected blocks or a simple design block, reused in different levels of abstraction and hierarchy, can equally form each of these entities. Initial circuits have been assembled through this approach, generating new components and VHDL code, making its integration under the environment and others external designs possible.

REZENDE, Cenez Araújo de. Avaliação de Desempenho de uma Plataforma de Componentes Paralelos. 2011. 149 f. : Dissertação (mestrado) - Universidade Federal do Ceará, Centro de Ciências, Departamento de Computação, Fortaleza-CE, 2011. / Submitted by guaracy araujo (guaraa3355@gmail.com) on 2016-06-14T17:45:49Z No. of bitstreams: 1 2011_dis_carezende.pdf: 2377491 bytes, checksum: b262a08dab641ffaa0637237fb5c2a0f (MD5) / Approved for entry into archive by guaracy araujo (guaraa3355@gmail.com) on 2016-06-14T17:46:36Z (GMT) No. of bitstreams: 1 2011_dis_carezende.pdf: 2377491 bytes, checksum: b262a08dab641ffaa0637237fb5c2a0f (MD5) / Made available in DSpace on 2016-06-14T17:46:36Z (GMT). No. of bitstreams: 1 2011_dis_carezende.pdf: 2377491 bytes, checksum: b262a08dab641ffaa0637237fb5c2a0f (MD5) Previous issue date: 2011 / In order to deal with programming-in-the-large requirements in emerging applications of High Performance Computing (HPC), it is still necessary the development of new software development tools for reconciling high level of abstraction, expressiveness and high performance. The technologies behind CBHPC (Component-Based High Performance Computing) target these requirements, looking for reuse of software parts, interoperability across execution platforms, high development productivity and easy maintenance. However, to reconcile high level of abstraction, high performance and high expressiveness for parallel programming models and patterns when building HPC applications is not trivial. For this reason, most of the current technologies fail in this context, since they adopt the traditional process-oriented perspective in the architecture of parallel programs. The HPE platform (Hash Programming Environment) sits on top of the Hash component model to support general forms of parallelism, by combining high expressiveness with high level of abstraction. The Hash component model proposes a concern-oriented perspective to parallel programming, in alternative to the traditional process-oriented approach. In this context, this dissertation is about the efficacy and efficiency of HPE for HPC applications, also validating some of its parallel programming techniques based on components. For that, a set of programs from NPB (NAS Parallel Benchmarks), a widely disseminated collection of benchmarks for evaluating the performance of parallel computing platforms, written in Fortran, C and Java, have been refactored into components aimed at the HPE platform. In such refactoring, the original structure of the benchmarks has been preserved, with minimal changes in the code that declare and initialize data structures, as well as those that describe computations and communication patterns. Using the component-based versions of the benchmarks, a systematic performance evaluation has been performed for quantifying the overheads caused strictly by the component-based structure. / Reduzir a complexidade do software e permitir o desenvolvimento em larga escala de aplicações voltados à Computação de Alto Desempenho (CAD) tem exigido o desenvolvimento de ferramentas com potencial capacidade de abstração na construção de sistemas. As tecnologias que envolvem o desenvolvimento de componentes procuram alcançar esses requisitos, buscando oferecer suporte a reuso, interoperabilidade, produtividade e maior flexibilidade de manutenção e desenvolvimento de aplicações de alto desempenho. No entanto, conciliar alto poder de abstração com alto poder de expressividade na construção de componentes de aplicações não é algo trivial, o que as atuais tecnologias não têm conseguido solucionar, uma vez que adotam as tradicionais formas de paralelismo por processos. Diante disso, a plataforma HPE (Hash Programming Environment), baseada no modelo de componentes Hash, tem buscado suportar formas mais gerais de paralelismo, conciliando expressividade com alto poder de abstração, uma vez que o modelo Hash é baseado em interesses de software e não em processo, como é feito tradicionalmente. Nesse contexto, esta dissertação busca explorar os recursos do HPE, certificando-se de sua viabilidade no contexto de aplicações de alto desempenho e validando suas técnicas de programação paralela baseadas em componentes. Isso tem resultado em um processo de construção de aplicações científicas sob a abordagem de componentes, tendo como base o conjunto de aplicativos NPB (Nas Parallel Benchmarks), o qual passa por um processo rigoroso de conversão para ser suportado pelo HPE. No processo de conversão e refatoração em componentes, busca-se conservar as estruturas originais do NPB, sem alterações significativas nos códigos que declaram e inicializam as estruturas de dados, bem como os que descrevem computações, topologia de processos e comunicação entre os processos. Para validação da plataforma, uma avaliação sistemática de desempenho é feita, tendo como princípio isolar e mensurar o peso ou o efeito da refatoração do NPB em componentes do modelo Hash.

Dissertação (mestrado) - Pontifícia Universidade Católica do Paraná, Curitiba, 2008 / Bibliografia: f. [87]-91 / O grande desenvolvimento tecnológico das últimas décadas trouxe modificações de grande importância em diversas áreas do conhecimento. Na engenharia, pode-se citar como uma destas modificações a alteração da ideologia e construção de projetos mecânicos, re / The great technological development in decades has brought changes of great importance in several areas of knowledge. In engineering, you can cite as one of those modifications to change the ideology and construction of mechanical projects, related to the

Este trabalho apresenta a implementação de um roteador global de circuitos integrados capaz de tratar os problemas de roteamento atuais, utilizando como referência para avaliação os circuitos de benchmark publicados durante as competições de roteamento global realizadas no ACM International Symposium on Physical Design 2007 e 2008. O roteador global desenvolvido utiliza como ferramenta principal a técnica de ripup and reroute associada às técnicas de roteamento monotônico e maze routing, ambas com grande histórico de uso nas ferramentas acadêmicas descritas também neste trabalho. O desenvolvimento da ferramenta também possui características diferenciadas e únicas, com um novo método de ordenamento das redes durante a fase de rip-up and reroute. Para a geração dos resultados foram definidas duas versões diferentes da ferramenta, sendo estas duas versões analisadas com duas diferentes técnicas de construção das árvores de roteamento, gerando no total quatro configurações da ferramenta. Como decisão de projeto, a versão principal utilizada no desenvolvimento e discussão dos resultados é a versão que prioriza a qualidade do roteamento, utilizando MSTs para construção das árvores de roteamento. Os resultados mostram que o roteador global desenvolvido é capaz de gerar resultados com boa qualidade mesmo sem fazer uso de técnicas de identificação de áreas de congestionamento, sem otimizações pós-roteamento e sem nenhuma forma de ajuste (tuning) para os diferentes circuitos de benchmark, apesar de ainda ter tempo de execução acima dos apresentados por outras ferramentas acadêmicas. O foco durante o processo de desenvolvimento e implementação da ferramenta foram os circuitos mais recentes, entretanto a ferramenta obteve ótimos resultados também para os circuitos publicados no ISPD 1998, gerando soluções com qualidade similar ou melhor que as reportadas na literatura. A diferença dos resultados deste trabalho em relação aos melhores resultados dos roteadores globais com código disponível, para circuitos 3D lançados no ISPD 2008 é de, em média, 1,78%1 na métrica de comprimento de fio sem considerar o custo das vias e de 15,56% considerando o custo da via como uma unidade de comprimento de fio (ISPD 2008), para a versão voltada a qualidade de roteamento. Já para a versão da ferramenta que busca a convergência o mais rápido possível a diferença foi de 3,39% e 16,32%, respectivamente. As maiores diferenças são encontradas nos circuitos mais difíceis de gerar uma solução sem violações. Isso mostra como as técnicas de identificação de região podem contribuir tanto para uma convergência mais rápida quanto para evitar que fios passem por rotas desnecessárias durante a fase de negociação. Na métrica que avalia as vias como custo de uma unidade de comprimento, os resultados obtidos apresentam em média 18,67% maior comprimento de fio que os melhores resultados da literatura, sendo que dois circuitos com solução sem violações2 apresentam resultado com violações utilizando a ferramenta desenvolvida neste trabalho. / This work describes the implementation of an integrated circuit global router capable of handling the current routing problems, using as a reference the evaluation of benchmark circuits from the two global routing contests held in ISPD 2007 and 2008. The developed global router uses rip-up and reroute as the main technique associated with monotonic and maze routing techniques, both with large history of use in academic tools, also described in this work. The tool also has distinctive and unique characteristics, with a new method of net ordering during the rip-up and reroute stage. In order to generate the results were defined two different versions of the tool analyzed with two different techniques of routing tree construction, generating a total of four configurations. As a design decision, the major version used in the development and discussion of results is the version that prioritizes the routing quality, using MSTs for tree construction. The results show that the global router developed is able to generate good results even without making use of techniques to identify congestion areas, without post-routing optimizations and without any form of tuning for the different benchmark circuits, despite having run time above other academic tools. The focus during the development and implementation of the tool were the newer circuits, however the tool also obtained excellent results for the circuits released in ISPD 1998, generating solutions with similar quality or better than those reported in the literature. The difference in the results of this work over the best results generated with the available code global routers for 3D circuits released in ISPD 2008 is, on average, 2.53% in wirelength metric without considering the cost of vias and 18.34% considering the cost of the vias as one wirelength unit (ISPD 2008), for the best routing quality version. As for the version of the tool that seeks convergence as soon as possible the difference was 3.82% and 17.03%, respectively. The largest differences were found in the most difficult circuits to generate a solution without violations. This shows how the techniques of congested region identification can contribute to both a faster convergence and to avoid unnecessary wire detours during the negotiation phase. In the metric that evaluates the cost of vias as one wirelength unit, the results show an average of 22.5% greater wirelength than the best results found in literature. Also, the developed global router was unable to find a violation free solution for two circuits that are known to have a violation free solution3.

For many years, the biggest issue that causes discomfort and hygiene issues for patients with lower limb amputations have been the interface between body and prosthetic, the socket. Often made of an inflexible, solid polymer that does not allow the residual limb to breathe or perspire and with no consideration for the changes in size and shape of the human body caused by changes in temperature or environment, inflammation, irritation and discomfort often cause reduced usage or outright rejection of the prosthetic by the patient in their day to day lives. To address these issues and move towards a future of improved quality of life for patients who suffer amputations, Loughborough University formed the Next Generation Prosthetics research cluster. This work is one of four multidisciplinary research studies conducted by members of this research cluster, focusing on the area of Computer Aided Design (CAD) for improving the interface with Additive Manufacture (AM) to solve some of the challenges presented with improving prosthetic socket design, with an aim to improve and streamline the process to enable the involvement of clinicians and patients in the design process. The research presented in this thesis is based on three primary studies. The first study involved the conception of a CAD criteria, deciding what features are needed to represent the various properties the future socket outlined by the research cluster needs. These criteria were then used for testing three CAD systems, one each from the Parametric, Non Uniform Rational Basis Spline (NURBS) and Polygon archetypes respectively. The result of these tests led to the creation of a hybrid control workflow, used as the basis for finding improvements. The second study explored emerging CAD solutions, various new systems or plug-ins that had opportunities to improve the control model. These solutions were tested individually in areas where they could improve the workflow, and the successful solutions were added to the hybrid workflow to improve and reduce the workflow further. The final study involved taking the knowledge gained from the literature and the first two studies in order to theorise how an ideal CAD system for producing future prosthetic sockets would work, with considerations for user interface issues as well as background CAD applications. The third study was then used to inform the final deliverable of this research, a software design specification that defines how the system would work. This specification was written as a challenge to the CAD community, hoping to inform and aid future advancements in CAD software. As a final stage of research validation, a number of members of the CAD community were contacted and interviewed about their feelings of the work produced and their feedback was taken in order to inform future research in this area.

Este trabalho apresenta o desenvolvimento de um fluxo de projeto de circuitos digitais integrados, visando a incluir células geradas automaticamente pela ferramenta ASTRAN. Como parte integrante deste novo fluxo, desenvolveu-se uma nova técnica de comparação entre células, utilizando Redes Neurais Artificiais, para a modelagem das células ASTRAN, esta técnica se mostrou flexível ao se adaptar a diversos tipos de células e com resultados robustos tendo 5% de desvio padrão e 4% para o erro relativo. Também, foi criada uma ferramenta capaz de substituir células comerciais por células ASTRAN, tendo como objetivo melhorar as características de potência consumida e área utilizada pelo circuito, e por fim gerando um circuito misto composto de células comerciais feitas à mão e células ASTRAN geradas automaticamente. O foco principal deste trabalho encontra-se na integração do fluxo de geração de células geradas automaticamente a um fluxo de síntese comercial de circuitos digitais. Os resultados obtidos mostraram-se promissores, obtendo-se ganhos em redução de área e potência dos circuitos analisados. Em média os circuitos tiveram uma redução de 3,77% na potência consumida e 1,25% menos área utilizada. Com um acréscimo de 0,64% por parte do atraso total do circuito. / This work presents the development of a design flow for digital integrated circuits, including cells generated automatically by the ASTRAN tool. Moreover, a new technique, using Artificial Neural Networks, was developed to perform a comparison between two different cells, i.e. commercial and ASTRAN’s cell. This technique proved to be flexible when adapting to several types of cells and with robust results having 5% of standard deviation and 4% for relative error. Also, a new tool was developed, capable of performing cell replacement between ASTRAN and commercial cells, to improve power consumption an used area. Finally a mixed circuit composed of handmade commercial cells and cells automatically generated by ASTRAN was generated. A target was to mix an automatic cell synthesis tool with commercial synthesis tools dedicated to standard cells. Comparisons have shown that our approach was able to produce satisfactory results related area and power consumption. In average the circuits had a reduction of 3.77% in the power consumed and 1.25% less used area. With an increase of 0.64% due to the total delay of the circuit.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnologico / Made available in DSpace on 2016-01-08T18:31:18Z (GMT). No. of bitstreams: 1 97821.pdf: 2642266 bytes, checksum: 4a7099c7bb544cf83f10278e5b10efd4 (MD5) Previous issue date: 1993 / É notório, e cada vez mais crescente, a substituição de diversos materiais existentes no mercado pelo plástico, principalmente na área da engenharia. Associado a este crescimento, aumentam as exigências sobre os produtos de plástico, em termos de qualidade, preço, formas geométricas mais complexas e tolerâncias cada vez mais apertadas. Somado-se isto, também tem-se exigido prazos cada vez menores para um novo produto chegar ao mercado. Estes fatores vêm pressionando os fabricantes de moldes a procurarem novos métodos de fabricação em substituição aos meios tradicionais, visto que estes estão cada vez correspondendo menos a estas exigências. O auxílio do computador, na fabricação de moldes, vem sendo uma solução pretendida por estas empresas, através das tecnologias CAD/CAM, a exemplo dos bons resultados alcançados por outras áreas. As primeiras implantações destas tecnologias, no entanto, demonstraram que os sistemas precisam ser adaptados ao setor, devido principalmente, às necessidades peculiares.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnologico / Made available in DSpace on 2016-01-08T19:38:00Z (GMT). No. of bitstreams: 1 103083.pdf: 20249552 bytes, checksum: ff6bed82cac09ed6ecaf9a96cbaee852 (MD5) Previous issue date: 1995

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnologico / Made available in DSpace on 2016-01-08T21:07:54Z (GMT). No. of bitstreams: 1 104155.pdf: 7705363 bytes, checksum: 69305b8fc6582f25567e5b43fbed567b (MD5) Previous issue date: 1996 / Este trabalho tem por objetivo global fornecer informações capazes de auxiliar as empresas da área de moldes no processo de seleção de sistemas CAD/CAE/CAM. Este auxílio é necessário e importante devido ao fato de muitas ferramentarias brasileiras não darem a devida atenção a necessidade de uma sistemática no processo de seleção, o que tem contribuído para dificultar a modernização deste setor em geral. Portanto, dos objetivos definidos para o trabalho, destacam-se o estudo de uma metodologia que auxilie na escolha de sistemas CAD/CAE/CAM para a área de moldes, bem como o desenvolvimento de um software para apoiar o teste de BENCHMARK. Para demonstrar a utilização da metodologia proposta, é apresentado um estudo de caso realizado junto a uma empresa do setor de moldes. Como conclusão do trabalho, são destacadas as contribuições feitas e as questões importantes observadas ao longo do estudo desenvolvido. No final, são apresentadas sugestões de novos trabalhos que poderão dar continuidade a este.