Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Mecânica. / Made available in DSpace on 2012-10-20T03:03:46Z (GMT). No. of bitstreams: 0 / A redução do ciclo de vida dos produtos, o aumento da variedade e complexidade geométrica de seus componentes e o crescimento da pressão competitiva internacional são os principais motivos para apressar as etapas de desenvolvimento de produtos na manufatura de moldes e matrizes. Neste cenário, o fresamento a altas velocidades (HSM) oferece uma oportunidade das mais apropriadas para redução dos tempos de operação, realçando a necessidade de desenvolver radicalmente tanto a tecnologia CAM quanto à tecnologia CNC. Existem muitos recursos disponíveis nesta tecnologia que podem beneficiar os fabricantes de moldes e matrizes. Sob este aspecto, muito tem sido escrito sobre os diversos componentes de máquinas-ferramentas CNC (ferramentas de corte, etc), que, juntamente com um amplo conhecimento do processo de fresamento, são de grande importância para que os envolvidos na área busquem sua melhor técnica de produtividade. Por outro lado, os impactos resultantes da HSM sobre as técnicas de programação de trajetórias de ferramentas são freqüentemente desconsiderados. Devido a isto, visando aprimorar o conhecimento sobre o uso do fresamento a altas velocidades na fabricação de moldes para injeção, este trabalho apresenta um conjunto de considerações e informações para orientar o planejamento das operações envolvidas durante a programação via CAM. Adicionalmente, foi realizado um estudo de programação HSM via CAM na usinagem de uma cavidade, com o objetivo de avaliar a aplicabilidade de um sistema CAM que possui recursos dedicados à área de fresamento HSM de moldes e matrizes. O estudo de programação mostrou que a partir do uso e conhecimento dos recursos disponíveis no CAM para HSM é possível alcançar uma redução em torno de 20% do tempo total de usinagem, além de outros benefícios para o processo.

Dissertação (Mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. / Made available in DSpace on 2012-10-18T15:57:14Z (GMT). No. of bitstreams: 0Bitstream added on 2016-01-09T04:32:17Z : No. of bitstreams: 1 150554.pdf: 3992431 bytes, checksum: 0c1f87fd97b22e49727c0fbb3f8f5330 (MD5)

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Engenharia Mecânica / Made available in DSpace on 2012-10-19T07:11:42Z (GMT). No. of bitstreams: 0Bitstream added on 2014-09-25T22:29:03Z : No. of bitstreams: 1 179132.pdf: 6860134 bytes, checksum: d791e203cb89b920370d1ee84d9b2e43 (MD5) / As estratégia atuais de desenvolvimento de produtos compartilham um requisito fundamental: a necessidade de ferramentas computacionais capazes de integrar e coodenar requisitos de projeto durante as atividades de modelamento de produtos. Vários estudo nesta área, apontam para a integração de feramentas de sistemas CAD comerciais com outras tecnologias de informação. Isso permite combinar e compartilhar de maneira centralizada, dados gerados por sistemas computacionai empregados nas diferentes áreas de conhecimento da empresa. O presente trabalho segue esta linha de pesquisa. Ele propõe uma abordagem para modelamento de peças mecânicas na fase de detalhamento de projeto, utilizando uma biblioteca com definições de features personalizadas. Tais definições são entendidas como unidades informacionais reusáveis de projeto, constituidas de dados geométricos e não geométricos. Elas são representadas através da combinação de recursos de sistemas CAD comerciais de médio ou grande porte, com RDBMS. O obejetivo é demonstrar pontencialidades e limitações na utilização das ferramentas disponíveis nestes sistemas CAD, para o desenvolvimento de aplicações baseadas na tecnologia de features. É apresentada uma revisão do estado da arte em sistemas CAD e RDBMS comerciais, descrição da abordagem proposta, e sua implementação prática. A abordagem proposta integra informações de engenharia no projeto mecânico para criação de modelos mais completos de peças e também facilita o compartilhamento destes dados. Portanto, ela pode ser usada como base de implementação de um ambiente computacional para Engenharia Simultânea. A reusabilidade de dados possibilita o trabalho com dados de projeto já otimizados, segundo considerações de manufaturabilidade, montabilidade, etc., favorecendo assim a padronização, redução de tempo e custo no desenvolvimento de produtos.

Dissertação (mestrado) - Universidade Federal de Santa Catarina, Centro Tecnológico. Programa de Pós-Graduação em Ciência da Computação. / Made available in DSpace on 2012-10-19T09:05:54Z (GMT). No. of bitstreams: 0Bitstream added on 2014-09-26T00:13:26Z : No. of bitstreams: 1 184276.pdf: 29264725 bytes, checksum: afb7c72c7d4d2ead5794ac241c3d1bd5 (MD5) / A informática, principalmente com o advento e crescimento da Internet, que a cada dia transforma o processo de comunicação entre as pessoas, é a grande responsável pelo desenvolvimento de diversas ciências. A elaboração de projetos de construção civil vem, há algum tempo, tendo seus processos modificados, com a utilização de recursos fornecidos principalmente pela Internet. A publicação de projetos, ou arquivos CAD - Computer Aided Design, na Internet, além das vantagens de economia de material e tempo, pode possibilitar de forma mais consistente e ágil o trabalho colaborativo. Esta pesquisa visa a implementação de duas destas ferramentas voltadas para o desenvolvimento de projetos de construção civil pelo método de trabalho colaborativo e a publicação de arquivos CAD - projetos para visualização e comunicação com o cliente, ambos utilizando o meio Internet.

Made available in DSpace on 2016-06-02T20:09:18Z (GMT). No. of bitstreams: 1 DissRF.pdf: 3425323 bytes, checksum: 6fdfedf09bd08a52559902ffc71da500 (MD5) Previous issue date: 2004-11-24 / This present work intends to analyze and evaluate a set of proposals, in discussion, about the utilization feasibility of preceding pattern models (AsBEA proposal, AIA-CSI, ISO), related to the CADD technology development used in civil construction projects, emphasizing a graphical representation and the information transference. From the previous proposal, there were checked alterations caused on the elaboration routine of projects through a questionnaire application to active professionals on the elaboration, edition and review of electronic drawings and case study. (builder and projects office). Aiming verify the adaptation of a set of old rules (NBRs related to traditional technical drawing) to a new concept based on a system of standard computerized technical drawing, finally, this work intends to put up subsidies for a national technical rule/manual elaboration. Expecting that the development of this work can contribute to the deepen of projects related studies, specifically, on the organization feasibility aspects and nomenclature definition, and the graphical representation appreciation suited to electronic drawings. / O presente trabalho analisa e avalia o conjunto de propostas, em discussão, sobre a viabilidade da utilização de modelos de padronização de procedimentos (propostas AsBEA, AIA-CSI, ISO), relacionados com o desenvolvimento da tecnologia CADD empregada nos projetos para a construção civil, enfatizando-se a representação gráfica e a transferência de informação. A partir da proposta anterior, foram verificadas as alterações provocadas na rotina de elaboração de projetos por intermédio de aplicação de questionários a profissionais atuantes na elaboração, edição e revisão de desenhos eletrônicos e estudo de casos (construtora e escritório de projetos). Com intuito de verificar a adaptação de um conjunto de normas antigas (NBRs relacionadas ao desenho técnico tradicional) para um novo conceito baseado em um sistema de desenho técnico informatizado padronizado, finalmente, este trabalho fornece subsídios para elaboração de manual/norma técnica nacional. Espera-se que este trabalho possa contribuir para o aprofundamento dos estudos relacionados ao projeto, especificamente, nos aspectos da viabilidade de organização e definição de nomenclaturas, e da valorização da representação gráfica adequada aos desenhos eletrônicos.

Este trabalho trata de pesquisa de soluções para a síntese física de circuitos integrados menos susceptíveis aos efeitos de variabilidade decorrentes do uso de tecnologias de fabricação com dimensões nanométricas. Também apresenta a pesquisa e o desenvolvimento de uma ferramenta para a geração de leiautes regulares denominada R-CAT. A regularidade geométrica é explorada pela repetição de padrões básicos de leiaute ao longo de uma matriz. A regularidade é apontada como uma das melhores alternativas para lidar com os atuais problemas de fabricação em tecnologias submicrônicas. Projetos regulares são menos suscetíveis aos problemas de litografia, aumentam o yield e diminuem o tempo gasto em re-projeto. Além disso, circuitos regulares apresentam maior previsibilidade de resultados de potência, atraso e yield, principalmente pelo fato das células estarem pré-caracterizadas. A ferramenta desenvolvida visa o trabalho com dois tipos de síntese física para leiautes regulares, produzindo circuitos integrados personalizáveis por todas as máscaras ou circuitos personalizáveis por algumas máscaras. O principal objetivo deste gerador é a facilidade de conversão e adaptação dependendo da abordagem de matriz escolhida. Isso facilitará a comparação entre diferentes alternativas de matrizes, a adoção de blocos lógicos diversos e de novas tecnologias. O gerador de leiautes R-CAT identifica células adjacentes com conexões em comum entre elas e realiza a conexão entre essas células em metal 1, reduzindo o número de conexões a ser realizado pelo roteador em até 10%. A ferramenta R-CAT está inserida em um fluxo de projeto e depende do método de síntese lógica adotado. Duas ferramentas de síntese lógica foram utilizadas: SIS e OrBDDs, oferecendo duas linhas de projeto: a primeira priorizando a área e a segunda priorizando timing e interconexões curtas. Ambas respeitando a mesma regularidade geométrica imposta pela matriz. Os resultados obtidos demonstram que as matrizes SIS ocupam 53% menos área do que a estratégia orBDD e reduzem o wire length em 30%. Uma área menor é obtida devido ao fato da ferramenta SIS gerar descrições com a metade de células lógicas e nets. Entretanto, as matrizes R-CAT OrBDD apresentam menor wire length médio, menor fan-out (redução de 15%), menor delay e maior roteabilidade. As sínteses OrBDD apresentam poucas nets não roteadas sem a inserção de trilhas extras. Além disso, as matrizes R-CAT atingiram resultados até 40% menores em wire length e reduções de área de até 46% em relação às matrizes MARTELO. / This work presents a research for physical synthesis of integrated circuits, which are less susceptible to the effects of variability observed in fabrication technologies using nanometers scale. Moreover, it presents a CAD tool developed to generate regular layouts, which is called R-CAT. The geometric regularity is achieved using basic patterns repeated along one matrix structure. Regularity is pointed like one of the best alternatives to deal with submicron technologies issues. Regular designs are less susceptible to lithographic problems, improve the yield and decrease the time to re-spin. Furthermore, regular circuits improve predictability of power consumption, timing and yield results, because the cells are pre-characterized. The developed tool focuses on two types of physical synthesis for regular layouts, producing either integrated circuit customized using all masks or integrated circuits customized using some masks. The main goal is the facility of conversion and adaptation depending on the chosen matrix approach. This will make easier the comparison of different matrix approaches, besides the adoption of several logic blocks and new technologies. R-CAT layout generator identifies adjacent cells that are placed in a same row and have common connections between them. In this case, the generator can make these connections in Metal 1. This technique reduces the number of connections to be done by the router. The experiments showed that this technique is able to reduce about 10% the number of connections to be done. This tool is inserted into a design flow and it is dependent of the logic synthesis methodology adopted. Two logical syntheses tools were used in the flow: SIS and OrBDDs. R-CAT SIS and R-CAT orBDD Matrices were generated for a set of circuits. The use of R-CAT tool with SIS and orBDD logical synthesis offers two design lines: the first one highlights area and the second one emphasize timing and short connections. Both of them respect the same geometric regularity. The results demonstrate that SIS matrices present 53% less area than orBDD approach and reduce the wire length by 30%. The area reduction is achieved because the SIS tool generates descriptions with the half of logic cells and nets. Nevertheless, the R-CAT orBDD matrices decreased the medium wire length, reduced the fan-out in 15%, reduced the delay and improved the routability. orBDD synthesis presents few non-routed nets without extra tracks insertion. Moreover, the R-CAT matrices obtained about 40% better results in wire length and they reduced area in 46% when compared to MARTELO matrices.

A metodologia de projeto semi-customizado usando associações trapezoidais de transistores (TATs) é especialmente viável para o projeto de circuitos integrados mistos analógico- digitais. Vários trabalhos foram desenvolvidos demonstrando exemplos de aplicações que geraram bons resultados utilizando esta metodologia. Entretanto, ficou evidente a falta de ferramentas de CAD apropriadas para automatizar o processo de síntese dos circuitos. Para preencher esta lacuna, foi desenvolvido o LIT, uma ferramenta de CAD especializada na geração do layout de células analógicas utilizando associações de transistores. O principal desafio da técnica de associações trapezoidais é a escolha adequada da associação equivalente ao transistor simples, de modo que os efeitos negativos da substituição deste transistor no desempenho do circuito sejam os menores possíveis. Podem existir diversas opções de associações equivalentes, e a escolha da mais adequada nem sempre é uma tarefa direta e intuitiva.O objetivo deste trabalho é a criação de ferramentas de auxílio ao projeto de circuitos analógicos utilizando a técnica de associação série-paralela de transistores MOS (Metal- Oxide-Semiconductor), desde o dimensionamento do circuito até a descrição do layout em formato de troca. Pretende-se fazer com que o tempo total de projeto seja reduzido e seus custos diminuídos. Além disso, o projeto visando a manufaturabilidade, de fundamental importância em tecnologias sub-micrométricas, também é abordado na ferramenta através da busca pela regularidade do layout. Um novo conceito de associação de transistores é introduzido: a associação do tipo T (TST - T-Shaped Transistor). Esta associação caracteriza-se por seu formato trapezoidal, porém sem limite quanto ao tamanho dos transistores unitários, os quais são considerados, em trabalhos anteriores sobre TATs (associações trapezoidais de transistores), como sendo todos iguais. Assim, uma ou duas variáveis livres a mais ficam disponíveis ao projetista, dando a liberdade da escolha de até quatro dimensões para os TSTs, o que faz com que o projeto se torne mais flexível. A modelagem deste tipo de associação é desenvolvida neste trabalho de modo que os efeitos de segunda ordem sejam previstos no desempenho geral do circuito e a verificação experimental comparada com simulações. / The semi-custom design methodology using trapezoidal associations of transistors (TATs) is specially viable for the design of mixed-signal integrated circuits. Several works have been developed demonstrating examples of applications that generated good results using this methodology. However, there is a lack of specific CAD tools able to automate the synthesis procedure. In order to fill this need, the LIT tool was developed. LIT is a CAD tool specialized in layout generation of analog cells using associations of transistors. The main challenge is the choice of the correct equivalent association for a given single transistor, in such a way that negative effects related to this substitution are minimized. The most adequate choice is not a direct and intuitive task, because many options of associations exist. The goal of this work is to develop a tool for the aid of analog circuits design using series-parallel associations of MOS transistors, from circuit sizing phase to layout description. Total time and costs can be reduced with this tool. Moreover, design for manufacturability is also improved through layout regularity. A new concept of associations of transistors is introduced: the T-Shaped Transistor (TST). The main characteristic of this association is its trapezoidal format, but with no limit on the sizes of unit transistors, which were fixed in previous works about TATs (Trapezoidal Associations of Transistors). Then, one or two more free variables are available to the designer, giving him the possibility to work with up to four dimensions for the TSTs. A model of this kind of association is developed in this work, since it is needed to prevent or minimize second order effects that degrade circuit performance. Experimental comparison with simulations are also presented.

Tanto nos circuitos integrados para processamento de sinais digitais quanto em microprocessadores, a parte operativa é o núcleo onde a computação dos dados é realizada. A geração deste bloco costuma ser crítica para o desempenho global dos dispositivos. Ferramentas específicas para a geração de parte operativa costumam tirar proveito da regularidade estrutural do circuito para produzir leiautes mais densos e com melhor desempenho. Este trabalho apresenta um novo fluxo de projeto para geração de parte operativa onde foi desenvolvido um gerador automático de leiaute de células CMOS com suporte à lógica não-complementar e um compilador de parte operativa. O uso destas duas ferramentas permite a rápida prototipação de uma biblioteca inteira de células lógicas otimizadas, para atender diferentes requisitos de desempenho, que em seguida são utilizadas para montagem de cada um dos blocos funcionais da parte operativa pelo compilador. Comparações feitas com a ferramenta de síntese de células lógicas mostraram que a metodologia desenvolvida é capaz de produzir resultados similares em área e tempo de geração que métodos exatos e ainda possui a vantagem de suportar o uso de múltiplas métricas de qualidade durante o posicionamento dos transistores. As células geradas automaticamente apresentaram acréscimo de área médio de apenas 14% quando comparado às standard-cells e com resultado de atraso e consumo de potência muito próximos ou melhores. Circuitos de parte operativa foram gerados automaticamente pelo compilador e apresentaram na média, menor área, consumo de potência e atraso que circuitos gerados com um fluxo de síntese automático para standard-cells. / Datapath is the core where all the computations are performed in circuits for digital signal processing and also in microprocessors. The performance of the whole system is frequently determined by the implementation of the datapath. Tools dedicated for synthesis of this unit are called datapath compilers and use to take advantage on the structural regularity of the circuit to produce dense layouts and with good performance. This work presents a new flow for datapath generation. An automatic cell synthesis tool with support to non-complementary logic is used in conjunction with a datapath compiler to achieve timing optimization and technology independence. The cell library produced as result of the synthesis process is used by the compiler to place the cells and generate each one of the datapath operators. Comparisons with other cell sythesis tools shown that our approach was able to produce results comparable in area and generation time. Automatically generated cells were compared to standard-cell layouts and presented an average area overhead of just 14% while our circuits presented better or very close delay and power consumption. The datapaths produced by the compiler were compared to a traditional standard-cell based synthesis design flow and presented smaller area, delay and power consumption in average than this approach.

Como as tecnologias de CI avançam através de melhoras de desempenho, maiores são as densidades e a complexidade de projetos. Esse avanço cria a necessidade de novas ferramentas CAD e metodologias de projeto para lidar com um ritmo aceitável de desenvolvimento. Inúmeras soluções foram propostas, entre elas está a utilização de conceitos de reuso, metodologia abordada nesse trabalho. O projeto reusável vem do pensamento de que funcionalidades realizadas são muitas vezes similares ou até mesmo idênticas em inúmeras aplicações. Circuitos como somadores e multiplicadores são exemplos de blocos comuns utilizados em diferentes soluções. Este trabalho apresenta uma abordagem baseada em componentes para descrições de hardware, com o objetivo de maximizar reuso, através de composição e montagem gráfica de componentes. Para lidar com esse paradigma, é apresentado um processo chamado Macanudo. Mesmo que linguagens de descrição de hardware tenham ajudado os processos de projeto a alcançar reusabilidade, essa abordagem tem o objetivo de trazer uma forma mais eficiente de guiar o processo a esse resultado. Esta abordagem é composta por um modelo de componentes que descreve como cada uma dessas entidades deve ser criada e suas interações, assim como sua evolução e distribuição. Juntamente a esse modelo, foi criada um ambiente de desenvolvimento integrado para dar suporte a esse paradigma. Esse programa trabalha com o conceito de projetos, pois a evolução do mesmo traz intrinsecamente uma forma de usabilidade de grande importância. Isso se deve ao fato de no decorrer do tempo, grupos de componentes serem melhorados e adaptados para satisfazer novos requisitos. Assim, o ambiente permite que um determinado componente seja modificado em seu interior para satisfazer necessidades específicas como desempenho, por exemplo. O ambiente dá suporte a construção gráfica de componentes, usando como base a idéia de estrutura comumente encontrada em sistemas eletrônicos: conjuntos de entidades que se conectam. Cada uma dessas entidades pode igualmente ser formada de blocos interconectados ou de apenas um bloco básico de projeto, reutilizados em diferentes níveis de abstração e hierarquia. Alguns circuitos foram montados através desse processo, gerando novos componentes e códigos VHDL, sendo possível sua integração no ambiente e em outros projetos externos. / As integrated circuit technologies advance towards higher performance, greater densities and increasing system complexity, CAD tools and design methodologies struggle to keep pace. Many solutions have been proposed, and one of them is the concept of reuse, which is the adopted methodology in this work. The reusable design comes from the idea that almost duplicated or even equal functionalities appear in several applications. Circuits such as adders and multipliers are examples of common building blocks needed in many different applications. This work presents a component-based approach in hardware descriptions, with the main goal of maximizing reuse, through graphical building and assembly of components. To deal with this paradigm, it is presented a process called Macanudo. Even with hardware description languages leading to a major leap in design reusability, this new approach has the objective of bringing an efficient way to guide the process to a better result. A component model describing how these entities must be created and assembled, as well as its evolution and distribution, composes this process. The model is followed with an IDE that supports this paradigm. The software deals with the concept of designs, because its evolution provides yet another form of a useful functionality, with great importance. This happens because over the time groups of products are updated and adapted to satisfy new requirements, such as performance. The environment supports graphical component building, using the idea based upon an usual structure found in electronics systems: a set of entities that connect to each other. Interconnected blocks or a simple design block, reused in different levels of abstraction and hierarchy, can equally form each of these entities. Initial circuits have been assembled through this approach, generating new components and VHDL code, making its integration under the environment and others external designs possible.

abstract: There is very little in the way of prescriptive procedures to guide designers in tolerance specification. This shortcoming motivated the group at Design Automation Lab to automate tolerancing of mechanical assemblies. GD&T data generated by the Auto-Tolerancing software is semantically represented using a neutral Constraint Tolerance Feature (CTF) graph file format that is consistent with the ASME Y14.5 standard and the ISO STEP Part 21 file. The primary objective of this research is to communicate GD&T information from the CTF file to a neutral machine readable format. The latest STEP AP 242 (ISO 10303-242) “Managed model based 3D engineering“ aims to support smart manufacturing by capturing semantic Product Manufacturing Information (PMI) within the 3D model and also helping with long-term archiving of the product information. In line with the recommended practices published by CAx Implementor Forum, this research discusses the implementation of CTF to AP 242 translator. The input geometry available in STEP AP 203 format is pre-processed using STEP-NC DLL and 3D InterOp. While the former is initially used to attach persistent IDs to the topological entities in STEP, the latter retains the IDs during translation to ACIS entities for consumption by other modules in the Auto-tolerancing module. The associativity of GD&T available in CTF file to the input geometry is through persistent IDs. C++ libraries used for the translation to STEP AP 242 is provided by StepTools Inc through the STEP-NC DLL. Finally, the output STEP file is tested using available AP 242 readers and shows full conformance with the STEP standard. Using the output AP 242 file, semantic GDT data can now be automatically consumed by downstream applications such as Computer Aided Process Planning (CAPP), Computer Aided Inspection (CAI), Computer Aided Tolerance Systems (CATS) and Coordinate Measuring Machines (CMM). / Dissertation/Thesis / Masters Thesis Mechanical Engineering 2016