Dans le cadre des applications sans fil à 60GHz, l’amplificateur de puissance reste un des composants les plus compliqués à implémenter en technologie CMOS. Des modulations à enveloppe non constante obligent à concevoir des circuits hautement linéaires, conduisant à une consommation statique importante. La recherche de topologies et de techniques de linéarisation viables aux fréquences millimétriques fait l’objet de cette thèse. Dans un premier temps, un état de l’art des différents amplificateurs de puissance à 60GHz est dressé, afin d’en extraire l’ensemble des verrous technologiques limitant leurs performances. Suite à l’analyse des phénomènes physiques impactant les composants passifs, plusieurs structures d’amplificateurs élémentaires sont conçues dans les technologies 65nm et 28nm Bulk. Les topologies les plus pertinentes sont déduites de cette étude. Enfin, deux amplificateurs intégrant des techniques de combinaison de puissance et de linéarisation sont implémentés dans les technologies 65nm et 28nm FD-SOI. Ces deux circuits présentent les plus hauts facteurs de mérite ITRS publiés à ce jour. Le circuit en 28nm FD-SOI atteint en outre le meilleur compromis linéarité/consommation de l’état de l’art. / The CMOS 60GHz power amplifier (PA) remains one of the most design-challenging components. Indeed, a high linearity associated with a large back-off range are required due to complex modulated signals.In this context, this work focuses on the design of architectures and linearization techniques which are usable at millimeter-wave frequencies. First, a CMOS PA state of the art is presented to define all bottlenecks. Then, the physical phenomena impacting on passive device performances are described. Elementary PAs are implemented in CMOS 65nm and 28nm Bulk and the most suitable topologies are selected. Finally, two highly linear circuits are designed in 65nm Bulk and 28nm FD-SOI. They achieve the highest ITRS figures of merit reported to this day. In addition, the 28nm FD-SOI PA exhibits the best linearity/consumption tradeoff.

L’ensemble des travaux présentés au sein de manuscrit porte sur la réalisation d’un synthétiseur de fréquences millimétriques capable de répondre aux besoins de la convergence WiFi-WiGig. Une première étude est réalisée dans le but de définir une architecture de synthétiseur de fréquence faible consommation adaptée aux standards du WiFi et du WiGig. L’ensemble des éléments composants la PLL sont par la suite détaillés, mettant en avant les avantages offerts par la technologie 28 nm FDSOI CMOS. Une étude plus approfondie des VCO millimétriques large bande et faible consommation est ensuite présentée, permettant de mettre en avant une réelle méthodologie de conception en lien avec la technologie 28 nm FDSOI CMOS. Finale-ment, diverses solutions sont proposées dans le but d’améliorer les performances de la PLL, avec l’incorporation de VCO millimétriques à ondes lentes, ou d’oscillateurs à anneaux synchronisés. / The works presented in this manuscript focus on the realization of a millimeter frequency synthesizer meeting the needs of the WiGig-Fi convergence. A first study was conducted to define a suitable low-power frequency synthesizer archi-tecture for WiFi and WiGig standards. All of the PLL components are subsequently detailed, highlighting the 28nm CMOS FDSOI technology benefits. Then, a study of low power millimeter broadband VCO is presented, highlighting a design methodology related to the 28nm CMOS FDSOI technology. Finally, various solutions are proposed in order to improve the PLL performances, with the incorporation of slow wave VCO, or injection locked ring oscillators.

Dans le cadre des nouvelles applications dans la bande de fréquence millimétrique, une évaluation de la technologie CMOS 65nm SOI pour la conception de circuits est proposée. Cette évaluation s'articule autour de deux axes principaux. Tout d'abord les composants actifs et passifs spécifiques à la technologie font l'objet d'une étude en terme de performances et de modélisations. Ensuite la technologie est évaluée au travers l'exemple de circuits composant une chaîne de réception

Ziel dieser Arbeit ist die Entwicklung selektiver Si1-xCx-Prozesse, die eine mechanische Zugspannung im Kanal von NMOS-Transistoren erzeugen, und so durch eine gezielte Änderung der Bandstruktur die Elektronenbeweglichkeit und damit auch die Leistungsfähigkeit der Bauteile erhöhen soll. In der vorliegenden Arbeit werden die wichtigsten Fragestellungen zum Wachstum der Si1-xCx-Schichten näher beleuchtet. Dabei werden zwei Methoden zum Wachstum der Schichten charakterisiert. Neben einem disilanbasierten UHV-CVD-Verfahren wird ein LP-CVD-Verfahren unter der Verwendung von Trisilan herangezogen. Für beide Prozessvarianten konnten mithilfe einer zyklischen Prozessführung selektive, undotierte und in-situ phosphordotierte Abscheidungen realisiert werden. Es wird gezeigt, dass die Disilanprozesse aufgrund ihrer geringen Wachstumsraten einen hohen Anteil interstitiellen Kohlenstoffs bedingen. Durch FT-IR-Analyse konnte belegt werden, dass sich während des Wachstums Siliziumkarbid-präzipitate bilden, die das epitaktische Wachstum nachhaltig schädigen können. Erweiterte man das Wachstum infolge der Zugabe von German zum ternären System Si1-x-yCxGey (y=0,05…0,07) wurde ein starker Anstieg der Wachstumsraten festgestellt. Die Aktivierungsenergie für das epitaktische Wachstum sinkt durch die Zugabe von German und der substitutionelle Kohlenstoffgehalt kann erhöht werden. Es wird gezeigt, dass German nicht nur für die Unterstützung des Ätzprozesses hilfreich ist, sondern im LP-CVD-Verfahren zur Unterstützung des HCl-basierten Ätzprozesses dienen kann. Ein weiterer Schwerpunkt der Arbeit liegt in der Abscheidung und Charakterisierung in-situ phosphor-dotierter Schichten. Es wird nachgewiesen, dass Phosphor die Wachstumsrate erhöht und dass Phosphor und Kohlenstoff in Konkurrenz um substitutionelle Gitterplätze stehen. Phosphor ist außerdem auch die Spezies, für die die größte Anisotropie hinsichtlich des Einbaus auf Si(110) im Vergleich zu Si(001) beobachtet wurde: Je nach Prozessführung wird auf Si(110)-Ebenen nahezu doppelt so viel Phosphor eingebaut wie auf Si(001). Dieser Effekt ist insofern von großer Relevanz, als dass ein steigender Phosphoranteil auch die thermische Stabilität der Schichten herabsetzt. Die Relaxationsvorgänge basieren bei Si1-xCx-Schichten auf Platzwechselvorgängen substitutioneller Kohlenstoffatome zu interstitiellen Silizium-Kohlenstoff-Hanteldefekten unter der Bildung einer Leerstelle. Es wurde ein Modell vorgeschlagen, nach dem Phosphor durch die Entstehung von PV-Komplexen diese Reaktion begünstigt, wodurch die Relaxationsvorgänge beschleunigt werden. Infolge einer dreidimensionalen Atomsondenanalyse kann der Endzustand der Relaxation – die Bildung stöchiometrischen Siliziumkarbids – belegt werden. In-situ phosphordotierte Si1-xCx-Schichten mit ca. 4*1020 at/cm³ Phosphorgehalt und 1,8 at.% Kohlenstoff wurden erfolgreich in NMOS-Transistoren der 45 nm Generation integriert und mit ebenfalls im Rahmen der Dissertation entwickelten Si:P-Rezepten verglichen. Die höchste Leistungssteigerung von 10 % konnte durch die Kombination aus beiden Prozessen erzielt werden, bei dem auf die spannungserzeugende Si1-xCx-Schicht zur Senkung des Silizidwiderstandes eine Si:P-Kappe aufgebracht wird. Die Einprägung einer Zugspannung in den Transistorkanal wurde mittels Nano beam diffraction nachgewiesen und wurde auf Basis des piezoresistiven Modells mit SiGe-PMOS-Transistoren verglichen.

En la dècada actual, l'augment del consum energètic dels circuits integrats està tenint un impacte cada vegada més important en el disseny electrònic. Segons l'informe de la Semiconductor Industry Association de l'any 1997, es preveu que aquest impacte serà encara major en la propera dècada. En la bibliografia existeixen diversos treballs on es relaciona un consumo energètic elevat amb la degradació de les prestacions i la fiabilitat del xip. Per aquesta raó, el consum energètic ha estat incorporat com a un altre paràmetre a tenir en compte en el disseny dels circuits integrats. Es coneix com a energia de transició l'energia consumida per un circuit combinacional CMOS quan es produeix un canvi en les seves entrades. Una energia de transició excessivament elevada pot afectar a la fiabilitat del xip a través dels anomenats hot spots, i de l'electromigració. Altres efectes com el ground bouncing i la signal integrity degradation poden repercutir en les prestacions del circuit. La minimització de les degradacions esmentades anteriorment requereixen de la caracterització de l'energia de transició màxima durant la fase de disseny. A tal efecte, en aquesta tesi es proposen dues metodologies que permeten l'estimació de l'energia de transició màxima en circuits combinacionals CMOS. Donat que l'estimació del nivell màxim exacte es inviable en circuits a partir de mides mitjanes, es proposa el càlcul de dues cotes, una d'inferior i una altra de superior, que delimiten un interval de localització de l'esmentat nivell màxim. La tesi està estructurada en els següents capítols. En el capítol 1 es fa una introducció al tema investigat en aquesta tesi i es presenten els treballs existents que el tracten. En el capítol 2 s'introdueixen els models d'estimació de l'energia de transició emprats més habitualment a nivell lògic, que és el nivell de disseny considerat en aquesta tesi. Aquests models assumeixen que l'únic mecanisme de consum és la commutació de les capacitats paràsites del circuit. En els capítols 3 i 4 es tracta l'estimació de l'energia de transició màxima. Aquesta estimació es realitza a partir del càlcul de dues cotes properes, una superior i una altre inferior, a aquesta energia màxima. En el capítol 5 es presenta l'anàlisi del comportament de l'activitat ponderada front als models de retard estàtics. Finalment, en el capítol 6 s'aborden les conclusions generals de la tesis i el treball futur. / El consumo energético de los circuitos integrados es un factor cuyo impacto en el diseño electrónico ha crecido significativamente en la década actual. Según el informe de la Semiconductor Industry Association del año 1997, se prevé que este impacto será aún mayor en la próxima década. En la bibliografía existen diversos trabajos donde se relaciona un consumo energético elevado con la degradación de las prestaciones y la fiabilidad del chip. Por esta razón, el consumo energético ha sido incorporado como otro parámetro a tener en cuenta en el diseño de los circuitos integrados. Se conoce como energía de transición la energía consumida por un circuito combinacional CMOS cuando se produce un cambio en las entradas del mismo. Una energía de transición excesivamente elevada puede afectar a la fiabilidad del chip a través de los hot spots, de la electromigración. Otros efectos como el ground bouncing y la signal integrity degradation pueden repercutir en las prestaciones del circuito. La minimización de las degradaciones mencionadas anteriormente requiere de la caracterización de la energía de transición máxima durante la fase de diseño. A este efecto, se propone en esta tesis dos metodologías que permiten la estimación de la energía de transición máxima en circuitos combinacionales CMOS. Dado que la estimación del nivel máximo exacto es inviable en circuitos a partir de tamaños medios, se propone el cálculo de dos cotas, una de inferior y otra de superior, que delimiten un intervalo de localización de dicho nivel máximo. La tesis está estructurada en los siguientes capítulos. En el capítulo 1 se presenta una introducción al tema investigado en esta tesis y se resumen los trabajos existentes más importantes. En el capítulo 2 se introducen los modelos de estimación de la energía de transición más comúnmente utilizados a nivel lógico, que es el nivel de diseño considerado en esta tesis. Estos modelos asumen que el único mecanismo de consumo es la conmutación de las capacidades parásitas del circuito. En los capítulos 3 y 4 se aborda la estimación de la energía de transición máxima. Esta estimación se realiza a partir del cálculo de dos cotas cercanas, una superior y una inferior, a esta energía máxima. En el capítulo 5 se presenta el análisis del comportamiento de la actividad ponderada frente a los modelos de retardo estáticos. Finalmente, en el capítulo 6 se presentan las conclusiones generales de la tesis y el trabajo futuro. / The importance of the energy consumption on the design of electronic circuits has increased significantly during the last decade. According to the report of the Semiconductor Industry Association, of 1997, the impact in the next decade will be even greater. In the bibliography several works exist relating to the high energy consumption with the degradation of the reliability and performance of the xip. For this reason, the energy consumption has been included as another parameter to take into account during the design of integrated circuits. It is known as transition energy, the energy consumed by a CMOS combinational circuit when its inputs change their value. Excessively high transition energy may affect the reliability of the chip through the generation of hot spots and electromigration. Other effects such as ground bouncing and signal integrity degradation may reduce the performance of the circuit. In order to minimize the previously detected bad effects it is useful to characterize the maximum transition energy, during the design phase. To this objective, this thesis presents two methodologies that allow for the estimation of the maximum transition energy in CMOS combinational circuits. Given that the estimation of the maximum level is only attainable for medium size circuits, it is proposed the calculation of bounds (higher and lower) delimiting the interval where the maximum level is located. The thesis is divided into the following chapters. In chapter 1 an introduction to the topic and a review of the previous works related to this research domain is given. In chapter 2 the models most extended for the estimation of the transition energy are presented. These models are mainly used at logic level which is the level assumed in this thesis. They assume that the switching of the parasitic capacitances is the only mechanism producing energy consumption. In chapters 3 and 4 the estimation of the maximum transition energy is considered. This estimation is made from the calculation of an upper and lower bound to this maximum transition energy. In chapter 5 the analysis of the switching activity is made for different static delay models. Finally, in chapter 6 the general conclusions of the thesis and future work are discussed.

Mit dem Erreichen der Grenzen der konventionellen MOSFET-Skalierung werden neue Techniken untersucht, um die Leistungsfähigkeit der CMOS-Technologie dem bisherigen Trend folgend weiter zu steigern. Einer dieser Ansätze ist die Verwendung mechanischer Verspannungen im Transistorkanal. Mechanische Verspannungen führen zu Kristalldeformationen und ändern die elektronische Bandstruktur von Silizium, so dass n- und p-MOSFETs mit verspannten Kanälen erhöhte Ladungsträgerbeweglichkeiten und demzufolge eine gesteigerte Leistungsfähigkeit aufweisen. Die vorliegende Arbeit beschäftigt sich mit den Auswirkungen mechanischer Verspannungen auf die elektronischen Eigenschaften planarer Silicon-On-Insulator-MOSFETs für Höchstleistungsanwendungen sowie mit deren Optimierung und technologischen Begrenzungen. Der Effekt der Verspannung auf die Bandstruktur von Silizium und die Ladungsträgerbeweglichkeit wird zunächst systematisch mit Hilfe der empirischen Pseudopotenzialmethode und der Deformationspotenzialtheorie untersucht. Verringerte Streuraten und kleinere effektive Massen als Folge der Aufspaltung der Energiebänder sowie von Bandverformungen sind der Hauptgrund für eine erhöhte Löcher- bzw. Elektronenbeweglichkeit. Die unterschiedlichen Konzepte zur Erzeugung der Verspannung werden kurz rekapituliert. Der Schwerpunkt der Untersuchungen liegt auf den verspannten Deckschichten, den Si1-xGex- bzw. Si1-yCy- Source/Drain-Gebieten, den verspannungsspeichernden Prozessen und den verspannten Substraten. Die starke Abhängigkeit dieser Verspannungstechniken von der Transistorstruktur macht die Nutzung numerischer Simulationen unabdingbar. So werden die Auswirkungen von Variationen der Transistorgeometrie sowie von Prozessparametern im Hinblick auf die Verspannung und die Drainstromänderungen der Transistoren neben den Messungen am gefertigten Transistor auch anhand numerischer Simulationen dargestellt und verglichen. Wesentliche Parameter für eine erhöhte Verspannung werden bestimmt und technologische Herausforderungen bei der Prozessintegration diskutiert. Die durchgeführten Simulationen und das erlangte Verständnis der Wirkungsweise der Verspannungstechniken ermöglichen es, das Potenzial dieser Verspannungstechniken für weitere Leistungssteigerungen in zukünftigen Technologiegenerationen abzuschätzen. Dadurch ist es möglich, die Prozessbedingungen und die Eigenschaften der fertigen Bauelemente im Hinblick auf eine gesteigerte Leistungsfähigkeit hin zu optimieren. Mit der weiteren Verkleinerung der Strukturgrößen der Bauelemente wird der zunehmende Einfluss der parasitären Source/Drain-Widerstände als Begrenzung der Effektivität der Verspannungstechniken identifiziert. Anschließend werden die Wechselwirkungen zwischen den einzelnen Verspannungstechniken hervorgehoben bzw. die gegebenenfalls auftretenden Einschränkungen angesprochen. Abschließend wird das Transportverhalten sowohl im linearen ohmschen Bereich als auch unter dem Einfluss hoher elektrischer Feldstärken analysiert und die deutlichen Unterschiede für die Leistungssteigerungen der verspannten n- und p-MOSFETs begründet. / As conventional MOSFET scaling is reaching its limits, several novel techniques are investigated to extend the CMOS roadmap. One of these techniques is the introduction of mechanical strain in the silicon transistor channel. Because strain changes the inter-atomic distances and thus the electronic band structure of silicon, ntype and p-type transistors with strained channels can show enhanced carrier mobility and performance. The purpose of this thesis is to analyze and understand the effects of strain on the electronic properties of planar silicon-on-insulator MOSFETs for high-performance applications as well as the optimization of various stress techniques and their technological limitations. First, the effect of strain on the electronic band structure of silicon and the carrier mobility is studied systematically using the empirical pseudopotential method and the deformation potential theory. Strain-induced energy band splitting and band deformations alter the electron and hole mobility through modulated effective masses and modified scattering rates. The various concepts for strain generation inside the transistor channel are reviewed. The focus of this work is on strained overlayer films, strained Si1-xGex and Si1-yCy in the source/drain regions, stress memorization techniques and strained substrates. It is shown, that strained silicon based improvements are highly sensitive to the device layout and geometry. For that reason, numerical simulations are indispensable to analyze the efficiency of the strain techniques to transfer strain into the channel. In close relation with experimental work the results from detailed simulation studies including parameter variations and material analyses are presented, as well as a thorough investigation of critical parameters to increase the strain in the transistor channel. Thus, the process conditions and the properties of the fabricated devices can be optimized with respect to higher performance. In addition, technological limitations are discussed and the potential of the different strain techniques for further performance enhancements in future technology generations is evaluated. With the continuing reduction in device dimensions the detrimental impact of the parasitic source/drain resistance on device performance is quantified and projected to be the bottleneck for strain-induced performance improvements. Next, the effects from a combination of individual strain techniques are studied and their interactions or possible restrictions are highlighted. Finally, the transport properties in the low-field transport regime as well as under high electrical fields are analyzed and the notable differences between strained n-type and p-type transistors are discussed.

Diese Arbeit befasst sich mit dem Entwurf eines asynchron arbeitenden, zeitbasierten CMOS–Bildsensors mit erhöhtem Dynamikbereich und Unterdrückung zeitlich redundanter Daten. Aufgrund immer kleinerer Strukturgrößen in modernen Prozessen zur Fertigung von Halbleitern und einer gleichzeitig physikalisch bedingt immer geringeren Skalierbarkeit konventioneller Bildsensoren wird es zunehmend möglich und praktikabel, Signalverarbeitungsansätze auf Pixelebene zu implementieren. Unter Berücksichtigung dieser Entwicklungen befasst sich die folgende Arbeit mit dem Entwurf eines neuartigen CMOS–Bildsensors mit nahezu vollständiger Unterdrückung zeitlich redundanter Daten auf Pixelebene. Jedes photosensitive Element in der Matrix arbeitet dabei vollkommen autonom. Es detektiert selbständig Änderungen in der Bestrahlung und gibt den Absolutwert nur beim Auftreten einer solchen Änderung mittels asynchroner Signalisierung nach außen. Darüber hinaus zeichnet sich der entwickelte Bildaufnehmer durch einen, gegenüber herkömmlichen Bildsensoren, deutlich erhöhten Dynamikbereich und eine niedrige Energieaufnahme aus, wodurch das Prinzip besonders für die Verwendung in Systemen für den mobilen Einsatz oder zur Durchführung von Überwachungsaufgaben geeignet ist. Die Realisierbarkeit des Konzepts wurde durch die erfolgreiche Implementierung eines entsprechenden Bildaufnehmers in einem Standard–CMOS–Prozess nachgewiesen. Durch die Größe des Designs von 304 x 240 Bildelementen, die den Umfang üblicher Prototypen-Realisierungen deutlich übersteigt, konnte speziell die Anwendbarkeit im Bereich größerer Sensorfelder gezeigt werden. Der Schaltkreis wurde erfolgreich getestet, wobei sowohl das Gesamtsystem als auch einzelne Schaltungsteile messtechnisch analysiert worden sind. Die nachgewiesene Bildqualität deckt sich dabei in guter Näherung mit den theoretischen Vorbetrachtungen.

Ces travaux de thèse s’inscrivent dans le cadre d’une collaboration entre les laboratoires G2ELAB et IMEP-LAHC en lien avec le projet BQR WiSiTUDe (Grenoble-INP). Le but de cette thèse concerne la conception, modélisation et caractérisation du gate driver intégré pour transistors de puissance à base d’un transformateur sans noyau pour le transfert isolé d'ordres de commutation. La thèse est composée de deux grandes parties : - Une partie de la conception, la modélisation et la caractérisation du transformateur intégré dans deux technologies CMOS 0.35 µm bulk et CMOS 0.18 µm SOI. - Une partie de la conception, la simulation et la mise en œuvre de deux circuits de commande intégrée dans ces deux technologies. Ainsi, l’aspect du système du convertisseur de puissance sera étudié en proposant une nouvelle conception couplée commande/puissance à faible charge. Les résultats de ce travail de thèse ont permis de valider les approches proposées. Deux modèles fiables (électrique 2D et électromagnétique 3D) du transformateur ont été établis et validés via une réalisation CMOS 0.35 µm standard. De plus, un driver CMOS bulk, intégrant l’ensemble du transformateur sans noyau avec plusieurs fonctions de pilotage de la commande rapprochée a été caractérisé et validé. Finalement, un gate driver générique a été conçu en technologie CMOS SOI, intégrant dans une seule puce les étages de commande éloignée, l’isolation galvanique et la commande rapprochée pour transistors de puissance. Ce gate driver présente nombre d’avantages en termes d’interconnexion, de la consommation de la surface de silicium, de la consommation énergétique du driver et de CEM. Les perspectives du travail de thèse sont multiples, à savoir d’une part l’assemblage 3D entre le gate driver et le composant de puissance et d’autre part les convertisseurs de multi-transistors. / This thesis work focuses on the design, modelling and the implementation of integrated gate drivers for power transistors based on CMOS coreless transformer. The main objectives of thesis are the design, modeling and characterization of coreless transformer in two technologies CMOS 0.35 µm bulk and CMOS 0.18 µm SOI, as well as the design and the characterization of two integrated gate drivers in these two technologies. The results of thesis allow us to validate our proposal models for coreless transformer: 2D electrical model and 3D electromagnetic model. Moreover, one CMOS bulk isolated gate driver which monolithically integrates the coreless transformer, the secondary side control circuit for power transistors has been fabricated and validated for both high side and low side configuration in a Buck converter. Finally, a CMOS SOI isolated gate driver is designed; integrates in one single chip the external control, the coreless transformer and the close gate driver circuit for power transistors. This one-chip solution presents a numerous advantages in term of interconnect parasitic, energy consumption, silicon surface consumption, and EMI with a high level of galvanic isolation. The perspectives of this SOI gate driver are multiple, on the one hand, are the 3D assemblies between gate driver/power transistors and on the other hand, are the multiple-switch converter.

Les capteurs d'images CMOS sont de plus en plus utilisés dans le domaine industriel : la surveillance, la défense, le médical, etc. Dans ces domaines, les capteurs d'images CMOS sont exposés potentiellement à de grandes variations de température. Les capteurs d?images CMOS, comme tous les circuits analogiques, sont très sensibles aux variations de température, ce qui limite leurs applications. Jusqu'à présent, aucune solution intégrée pour contrer ce problème n'a été proposée. Afin de remédier à ce défaut, nous étudions, dans cette thèse, les effets de la température sur les deux types d'imageurs les plus connus. Plusieurs structures de compensation sont proposées. Elles reprennent globalement les trois méthodes existantes et jamais appliquées aux capteurs d'images. La première méthode utilise une entrée au niveau du pixel qui sera modulée en fonction de l'évolution de la température. La deuxième méthode utilise la technique ZTC (Zero Température Coefficient). La troisième méthode est inspirée de la méthode de la tension de référence bandgap. Dans tous les cas, nous réduisons de manière très intéressante l'effet de la température et nous obtenons une bonne stabilité en température de -30 à 125°C. Toutes les solutions proposées préservent le fonctionnement initial de l'imageur. Elles n'impactent également pas ou peu la surface du pixel

Ces travaux de thèse s’inscrivent dans le cadre d’une collaboration entre les laboratoires G2ELAB et IMEP-LAHC en lien avec le projet BQR WiSiTUDe (Grenoble-INP). Le but de cette thèse concerne la conception, modélisation et caractérisation du gate driver intégré pour transistors de puissance à base d’un transformateur sans noyau pour le transfert isolé d'ordres de commutation. La thèse est composée de deux grandes parties : - Une partie de la conception, la modélisation et la caractérisation du transformateur intégré dans deux technologies CMOS 0.35 µm bulk et CMOS 0.18 µm SOI. - Une partie de la conception, la simulation et la mise en œuvre de deux circuits de commande intégrée dans ces deux technologies. Ainsi, l’aspect du système du convertisseur de puissance sera étudié en proposant une nouvelle conception couplée commande/puissance à faible charge. Les résultats de ce travail de thèse ont permis de valider les approches proposées. Deux modèles fiables (électrique 2D et électromagnétique 3D) du transformateur ont été établis et validés via une réalisation CMOS 0.35 µm standard. De plus, un driver CMOS bulk, intégrant l’ensemble du transformateur sans noyau avec plusieurs fonctions de pilotage de la commande rapprochée a été caractérisé et validé. Finalement, un gate driver générique a été conçu en technologie CMOS SOI, intégrant dans une seule puce les étages de commande éloignée, l’isolation galvanique et la commande rapprochée pour transistors de puissance. Ce gate driver présente nombre d’avantages en termes d’interconnexion, de la consommation de la surface de silicium, de la consommation énergétique du driver et de CEM. Les perspectives du travail de thèse sont multiples, à savoir d’une part l’assemblage 3D entre le gate driver et le composant de puissance et d’autre part les convertisseurs de multi-transistors. / This thesis work focuses on the design, modelling and the implementation of integrated gate drivers for power transistors based on CMOS coreless transformer. The main objectives of thesis are the design, modeling and characterization of coreless transformer in two technologies CMOS 0.35 µm bulk and CMOS 0.18 µm SOI, as well as the design and the characterization of two integrated gate drivers in these two technologies. The results of thesis allow us to validate our proposal models for coreless transformer: 2D electrical model and 3D electromagnetic model. Moreover, one CMOS bulk isolated gate driver which monolithically integrates the coreless transformer, the secondary side control circuit for power transistors has been fabricated and validated for both high side and low side configuration in a Buck converter. Finally, a CMOS SOI isolated gate driver is designed; integrates in one single chip the external control, the coreless transformer and the close gate driver circuit for power transistors. This one-chip solution presents a numerous advantages in term of interconnect parasitic, energy consumption, silicon surface consumption, and EMI with a high level of galvanic isolation. The perspectives of this SOI gate driver are multiple, on the one hand, are the 3D assemblies between gate driver/power transistors and on the other hand, are the multiple-switch converter.