Au cours des dernières années, la faisabilité des émetteurs-récepteurs millimétriques entièrement intégrés a été largement démontrée en technologies silicium CMOS et BiCMOS. Deux axes sont actuellement très porteurs dans ce domaine : (1) l’amélioration des performances à travers des boucles d’asservissement intégrées (ALC : Automatique Level Control), (2) le développement de solutions de caractérisation sur silicium des composants millimétriques (BIT : Built In Test). L’objectif principal de cette thèse est de développer les blocsde base (détecteurs de puissance et baluns) pour répondre aux besoins actuels des applications ALC et BIT. Les circuits réalisés combinent l’avantage de composants actifs de la technologie BiCMOS 55 nm, de STMicroelectronics, avec l’avantage des structures passives à ondes lentes développées à l’IMEP-LAHC. Ce travail permet un développement plus rapide et robuste pour la future génération de systèmes millimétriques. / In the past few years, the feasibility of high performance millimeter-wave(mmWave) fully-integrated transceivers has been widely demonstrated in both CMOS andBiCMOS silicon technologies. Nowadays, automatic level control (ALC) solutions and in-situtesting (BIT: Built in Testing) and characterization of mmWave components, constitute themajor research interest in mmWave domain. This work focus on the development of the mainbuilding blocks (power detectors and baluns) that meet the requirement of the today’smmWave ALC and BIT applications. The developed prototypes take advantage of the highperformances transistors offered by the BiCMOS 55 nm technology, from STMicroelectronics, aswell as the high performances of the slow-wave based passive components developed by theIMEP-LAHC laboratory. Several prototypes were developed as a proof of concept for thedesignated applications. This work helps future generation millimeter-wave systems to havefaster development and better robustness.

Le test de production des imageurs CMOS est une étape clé du flot de fabrication afin de garantir des produits répondant aux critères de qualité et exempts de défauts de fabrication. Ces tests sont classifiés en test électrique et test optique. Le test électrique est basé sur du test structurel qui vérifie la partie numérique et certain blocks analogiques. La plus grande partie des circuits analogiques et la matrice des capteurs sont testés par le test optique. Ce test est basé sur des captures d'images et sur une recherche des défauts au moyen d'algorithmes de calcul spécifiques appliqué sur les images. Proche du fonctionnement applicatif, ils sont qualifies de test fonctionnels. La couverture des défauts obtenue par les tests de type fonctionnel est généralement inférieure à celle obtenue par un test structurel. L'objectif de cette thèse est d'étudier et développer des solutions de test alternatives aux tests fonctionnels afin d'obtenir des meilleurs taux de couverture de défauts, améliorant ainsi la fiabilité, tout en réduisant le temps de test et son coût. Parmi les défauts optiques qui ont causé des retours client par le passés, le défaut qui présent Horizontal Fixed Pattern Noise (HFPN) donnent lieu à un taux de couverture insuffisant. Ces recherches ont été orientées vers l'amélioration du taux de couverture de défauts dite de HFPN dans le test de production des imageurs CMOS.Le HFPN est défini comme une sorte d'image défaillante qui présente sous la forme des bandes résiduelles horizontales. Il est principalement causé par les défauts dans les lignes d'interconnexion qui alimentent et pilotent les pixels. La détection d'un défaut HFPN dans les tests optiques actuels est par comparer les valeurs moyennes de chaque ligne de pixels avec les lignes adjacentes. Si la différence d'une ligne par rapport aux lignes adjacentes est supérieur à la limites spécifié, la ligne est constaté comme défectueuse. Cette limite est donc difficile d'être ajusté face à un compromis entre le taux de couverture de ce défaut et le rendement.Dans cette thèse, nous avons proposé d'abord une amélioration de l'algorithme de détection pour améliorer le test optique actuelle. L'amélioration de test optique est validée par des résultats de test en production en appliquant le nouvel algorithme. Par la suite, une technique d'auto test (BIST) pour la détection des défauts dans les lignes d'interconnexion de matrice des pixels est étudiée et évalué. Enfin, une puce imageur avec le technique d'auto test embarqué est conçu et fabriqué pour la validation expérimentale. / Current production testing of CMOS imager sensors is mainly based on capturing images and detecting failures by image processing with special algorithms. The fault coverage of this costly optical test is not sufficient given the quality requirements. Studies on devices produced at large volume have shown that Horizontal Fixed Pattern Noise (HFPN) is one of the common image failures encountered on products that present fault coverage problems, and this is the main cause of customer returns for many products. A detailed analysis of failed devices has demonstrated that HFPN failures arise from changes of electronic circuit topology in pixel addressing decoders or the metal lines required for pixel powering and control. These changes are usually due to the presence of spot defects, causing some pixels in a row to operate incorrectly, leading to an HFPN failure. Moreover, defects resulting in partially degraded metal lines may not induce image failure in limited industrial test conditions, passing the optical tests. Later, these defects may produce an image failure in the field, either because the capture conditions would be more stringent, or because the defects would evolve into catastrophic faults due to electromigration. In this paper, we have first enhanced the HFPN detection algorithm in order to improve the fault coverage of the optical test. Next, a built-in self-test structure is presented for the on-chip detection of catastrophic and non-catastrophic defects in the pixel power and control lines.

Le projet de thèse s'inscrit dans le consortium industriel académique MEGAN (More Electric Gallium Nitride) réunissant de nombreux industriels français, grands groupes et PME (Renault, Schneider Electric, Safran, IDMOS, Valeo...) et académiques (G2Elab, Ampère, SATIE...) et le CEA. Le projet consiste à introduire de nouvelles technologies de composants de puissance à base de matériaux en GaN afin d'augmenter les performances des convertisseurs statiques pour divers types d'applications. La thèse est intégralement focalisée sur la partie Driver intégré de composants GaN à base d'une technologie CMOS SOI XFAB XT018 pour favoriser l'utilisation des systèmes à haute fréquence et haute température. La thèse consiste à étudier des architectures des drivers et des fonctionnalités innovantes permettant de limiter les problèmes inhérents à la haute fréquence et la haute température (Compatibilité ÉlectroMagnétique- CEM, pertes de commande par courant de fuites, limites fonctionnelles...). Suite à l'étude des architectures à l'échelle du bras d'onduleur à base de composants discrets, un circuit intégré est conçu en collaboration avec les partenaires du projet. Le circuit intégré est alors réalisé avant d'être caractérisé puis mis en œuvre dans des démonstrateurs dans le cadre du projet. En particulier, des caractéristiques de réponses en fréquence et de tenue en température seront proposées. La mise en œuvre est conduite au sein même du module de puissance intégrant les composants de puissance en GaN, au plus près de ceux-ci pour favoriser les fonctionnements à haute fréquence. Le démonstrateur final peut servir plusieurs types d'applications de part sa versatilité. Le travail de thèse est alors plus spécifiquement orienté sur l'étude du comportement haute fréquence du driver et de l'ensemble interrupteurs avec fortes vitesses de commutation / drivers d’un bras d'onduleur. / This Ph.D work is part of the industrial academic project MEGaN (More Electric Gallium Nitride) involving many French companies (Renault, Schneider Electric, Safran, ID MOS, Valeo, ...), academic institutions (G2Elab, Ampere, SATIE ...) and CEA. MEGaN project aims are to introduce a new technology of the power components based on GaN materials, to increase the performance of the static converters for various applications.This research is highly focused on the integrated driver and other power device peripheral units for GaN-based components. This is done in SOI CMOS XFAB XT018 technology to promote performing in high-frequency and high temperature applications. It involves examining driver's architectures and features, innovative methods to limit problems inherent in high frequency and high temperature (conducted EMI perturbation, delay mismatch, functional limitations ...). After studying the architecture at the scale of the discrete circuits, the integrated circuits are designed in collaboration with the project partners. The integrated circuit is manufactured by foundry XFAB before being characterized and implemented.In particular, the characteristics at high frequency response and high temperature compliance are proposed. The final implementation is conducted in the hybrid power module power with the power components GaN, as close as possible to those for operation at high frequency which is presented in the end of this thesis. The final demonstrator serves several kinds of applications because of its versatility. The thesis is specifically focused on the study of high frequency behavior of the driver and power switches with high switching speed / the driver’s components of an inverter leg.

Um monitor de tensão de limiar (VT0) é um circuito que, idealmente, entrega o valor do VT0 como uma tensão na saída, para uma determinada faixa de temperatura, sem a necessidade de polarização externa, configurações paramétricas, ajuste de curvas ou qualquer cálculo subsequente. Estes circuitos podem ser usados em sensores de temperatura, referências de tensão e corrente, dosímetros de radiação e outras aplicações, uma vez que a dependência do VT0 nas condições de operação é um aspecto bem modelado. Além disso, estes circuitos podem ser utilizados para monitoramento de processos de fabricação e para compensação da variabilidade do processo, uma vez que o VT0 é um parâmetro chave para o comportamento do transistor e sua modelagem. Nesta tese, são apresentadas três novas topologias de circuitos, duas são monitores de VT0 NMOS e a terceira é um monitor de VT0 PMOS. As três estruturas são topologias de circuito auto-polarizadas que não utilizam resistências, e apresentam alta rejeição a variações na alimentação, baixa sensibilidade de Linea, e permitem a extração direta da tensão de limiar para grandes intervalos de temperatura e de tensão de alimentação, com pequeno erro. Sua metodologia de projeto é baseada no modelo unificado controlado por corrente (UICM), um modelo MOSFET que é contínuo, desde o nível de inversão fraca a forte e para as regiões de operação de triodo e saturação. Os circuitos ocupam uma pequena área de silício, consomem apenas dezenas de nanowatts, e podem ser implementados em qualquer processo padrão CMOS digital, uma vez que só utilizam transistores MOS (não precisa de nenhum resistor). Os monitores de VT0 são utilizados em diferentes aplicações, a fim de investigar a sua funcionalidade e comportamento como parte de um sistema. As aplicações variam de uma tensão de referência, que apresenta um desempenho comparável ao estado da arte, para uma configuração que permite obter uma menor variabilidade com processo na saída de um circuito auto-polarizado que gera um tensão CTAT. Além disso, explorando a capacidade de funcionar como um gerador de corrente específica (ISQ) que os monitores de VT0 aqui apresentados oferecem, introduz-se um novo circuito auto-polarizado que gera um tensão CTAT, que é menos sensível a variações de processo, e pode ser usado em referências de tensão band-gap. / A threshold voltage (VT0) monitor is a circuit that ideally delivers the estimated VT0 value as a voltage at its output, for a given temperature range, without external biases, parametric setups, curve fitting or any subsequent calculation. It can be used in temperature sensors, voltage and current references, radiation dosimeters and other applications since the MOSFET VT0 dependence on the operation conditions is a very well modeled aspect. Also, it can be used for fabrication process monitoring and process variability compensation, since VT0 is a key parameter for the transistor behavior and modeling. In this thesis, we present three novel circuit topologies, two of them being NMOS VT0 monitors and the last one being a PMOS VT0 monitor. The three structures are resistorless self-biased circuit topologies that present high power supply rejection, low line sensitivity, and allow the direct extraction of the threshold voltage for wide temperature and power supply voltage ranges, with small error. Its design methodology is based on the Unified Current Control Model (UICM), a MOSFET model that is continuous from weak to strong inversion and from triode to saturation regions. The circuits occupy small silicon area, consume just tens of nanoWatts, and can be implemented in any standard digital CMOS process, since they only use MOS transistors (does not need any resistor). The VT0 monitors are used in different applications in order to prove their functionality, and behavior as part of a system. The applications vary from a reference voltage, that presents performance comparable with state-of-the-art works, to a configuration that allows to obtain a lower process variability, in the output of a self-biased circuit that generates a complementary to the absolute temperature (CTAT) voltage. In addition, exploiting the ability to operate as an specific current (ISQ) generator, that the VT0 monitors presented here offer, we introduced a new self-biased circuit that produces a CTAT voltage and is less sensitive to process variations, and can be used in band-gap voltage references.

Cette thèse porte sur l'étude et l'intégration en technologie SOI CMOS d'un circuit amplificateur de puissance multimode multibande (MMPA) reconfigurable capable d'adresser les modes 2G/3G/4G sur plusieurs bandes de fréquences. Les modules MMPA actuels (modules hybrides) reposent sur l'utilisation de plusieurs technologies, en particulier la technologie GaAs en ce qui concerne les chaines d'amplification, et représentent une part importante du coût et de l'encombrement d'une tête d'émission radiofréquences. La solution originale proposée dans cette thèse représente une avancée significative en termes d'intégration par rapport à l'état de l'art et les premiers résultats mesurés démontrent la pertinence de l'architecture proposée. Une étude sur l'optimisation du rendement énergétique au niveau de l'étage de puissance en présence de signaux modulés en amplitude et phase de type 3G et 4G est également proposée. Cette étude adresse les potentialités des techniques de modulation de la charge et de l'alimentation et permet de comparer les deux approches.Après une présentation du contexte et de l'état de l'art, une méthodologie de conception originale reposant sur l'étude de différentes classes de fonctionnement est proposée. Cette méthodologie permet en particulier de pré-dimensionner les cellules de puissance reconfigurables ainsi que leurs impédances de source et de charge en fonction des contraintes de puissance et de linéarité dans les différents modes pour avoir le meilleur rendement. Elle permet aussi de choisir les topologies de réseaux d'adaptation accordables pertinentes.Ces études ont conduit à la réalisation de deux démonstrateurs intégrés en technologies SOI CMOS 130 nm. Le premier prototype est un amplificateur multimode et multibande reconfigurable à deux étages capable de fonctionner en mode saturé et en mode linéaire pour des bandes de fréquence situées entre 700MHz et 900MHz. L'architecture proposée est composée d'un étage de puissance reconfigurable constitué de deux cellules de puissance de type LDMOS pouvant être activées ou non en fonction du mode adressé. Différents réseaux d'adaptation accordables à base de capacités commutées utilisant des transistors NMOS à body flottant permettent une optimisation des performances du MMPA en fonction du mode et de la bande de fréquence. Avec ce prototype, des puissances de sortie de 35dBm en mode saturé et 30dBm en mode linéaire ont été mesurées avec des rendements correspondants supérieurs respectivement à 58% et 47%. Par rapport aux simulations initiales, des différences ont été observées puis analysées afin d'en identifier l'origine. Notamment, la surestimation du facteur de qualité des capacités MOM dans les réseaux de capacités commutées et des interconnections sous optimales sont la cause des écarts observés.Le deuxième prototype est un amplificateur de puissance à modulation de charge passive intégrée. Cet amplificateur repose sur une cellule de puissance de type LDMOS associée à un réseau d'adaptation accordable à base de capacités commutées capables de supporter une puissance supérieure à 33dBm. Ce réseau permet de présenter à l'étage de puissance une trajectoire de charge optimale en fonction de la puissance de sortie. Avec ce prototype, une amélioration du rendement supérieure à 55% par rapport à la configuration utilisant une charge constante a été mesurée pour un recul en puissance compris entre 7dB et 11dB. / This work focuses on the study and integration of a reconfigurable multi-mode multi-band power amplifier (MMPA) supporting 2G/3G/4G at several frequency bands in SOI CMOS 130nm technology. Current hybrid MMPA modules take advantage of multiple technologies, in particular GaAs for power devices. This adds to the cost and complexity of radiofrequency front-end modules. The original solution presented in this thesis is a significant step toward the integration of MMPA compared to the state of the art and initial results illustrates the relevance of the proposed architecture. A study on PA efficiency under 3G / 4G modulated signals is also presented by comparing load and supply modulation PA architectures.First, the context and state of the art are presented. A design methodology based on the study of different operating classes is then presented, which allows pre-sizing of power cells and optimal load impedance determination for high efficiency reconfigurable PA design.The proposed PA design methodology led to the implementation of PA demonstrators integrated in SOI CMOS 130nm technology. The first demonstrator is a two stage reconfigurable MMPA operating from 700MHz to 900MHz and supporting saturated and linear modes. The power stage comprises two SOI LDMOS power cells that are activated according to the desired mode. Tunable matching networks based on switched capacitor arrays allow optimization of the MMPA performance according to the mode and band. The measured prototype delivers up to 35dBm of output power in saturated mode with more than 58% efficiency. In linear mode, the measured output power exceeds 30dBm with efficiency higher than 47%. Compared to initial simulations, some differences were observed. In particular, underestimation of losses associated with MOM capacitors and sub-optimal interconnections are the root cause of the observed discrepancies.The second demonstrator is a passive load modulation PA architecture. It includes a SOI LDMOS power cell and a tunable matching network made of high power binary weighted switched capacitor arrays. The tunable matching network allows presenting an optimal load trajectory to the PA in order to maximize its back-off efficiency. Measured efficiency enhancement is higher than 55% compared to a fixed load configuration for 7dB to 11dB power back-offs.

Cette thèse porte sur l'étude d'antennes intégrées sur silicium aux fréquences millimétriques, dans le but d'aboutir à des modules d'émission-réception totalement intégrés et reportés par des technologies standards dans un objet communicant. Ce travail comprend deux axes majeurs: Le première axe traite de l'étude, la conception et la réalisation d'antennes intégrées dans un boitier standard QFN couplées à un circuit émetteur-récepteur Ultra Large Bande (ULB) à 60 GHz comprenant des antennes intégrées de type dipôle replié fabriquées en technologie CMOS SOI 65-nm sur silicium haute résistivité. Dans un premier temps, nous avons défini le modèle de simulation à partir duquel nous avons étudié les performances des antennes prenant en compte l'influence de l'environnement (boitier, capot, fil d'interconnexions et technologie de fabrication). Dans un second temps, nous avons réalisé une optimisation des performances en adaptation et en rayonnement en ajoutant au sein du boitier un substrat et des éléments rayonnants couplés aux antennes intégrées sur la puce. Ce dispositif permet de réaliser des communications très haut débit (jusqu'à 2.2 Gbps) avec une très faible consommation d'énergie. Nous montrons qu'il est possible d'atteindre une distance de communication de plusieurs mètres grâce à un réseau transmetteur réalisé en technologie imprimée.Le deuxième axe porte sur la conception et la réalisation d'antennes multifaisceaux en bande V pour applications à long portée; il propose d'associer un réseau transmetteur réalisé sur technologie imprimée à un réseau focal constitué d'un petit nombre d'antennes intégrées sur silicium afin d'obtenir un compromis intéressant entre le niveau de gain, le coût et les capacités de dépointage de faisceau. Plusieurs réseaux sont démontrés avec un faisceau en polarisation circulaire, un gain de 18.6 dBi et une capacité de dépointage de ±24°. / This PhD thesis investigates the integration of antennas on silicon substrates at millimetre-wave frequencies in order to obtain fully-integrated and packaged transceiver modules using standard technologies in wireless devices. This work is organized in two main parts:In the first part, we investigated the design and realization of integrated antennas in a standard QFN package coupled to a 60 GHz Ultra-Wide-Band (UWB) transceiver chip with two integrated folded-dipole antennas implemented in a 65-nm CMOS-SOI technology on high-resistivity silicon. We defined a simulation model from which we studied the performance of integrated antennas, taking into account the influence of the environment (package, lid, wirebonding and manufacturing technology). Then, we optimized the antenna performances in impedance matching and radiation gain using radiating elements printed on a substrate and coupled to the on-chip folded dipoles. This antenna led to the demonstration of high-data rate communications (up to 2.2 Gbps) with a very low power consumption. We showed that the communication distance can be extended up to several meters using a transmit array printed on a low-loss substrate.In the second part, we investigated the design and realization of multibeam antennas in V-band for long-range applications; it is based on a transmit-array realized in standard printed technologies associated with a focal source array, which consists of a small number of integrated antennas on silicon in order to achieve a good compromise between the radiation gain, the cost and the beam steering capabilities. Several arrays were demonstrated with a circularly-polarized beam, a gain of 18.6 dBi et a beam-steering capability of ±24°.

La bande de fréquence non-licensée autour de 60 GHz est une alternative prometteuse pour couvrir les besoins en bande passante des futurs systèmes de communication. L'utilisation de modulations complexes (comme OFDM ou 64-QAM) à ces fréquences permet d'atteindre, en utilisant une technologie CMOS standard, des débits de plusieurs gigabits par seconde sur quelques mètres voire quelques dizaines de mètres. Pour atteindre ces performances, la tête d'émission-réception RF (front-end RF) doit être dotée d'une référence de fréquence haute performance. Dans ce travail, une architecture originale est proposée pour générer cette référence de fréquence haute performance. Elle repose sur la multiplication de fréquence d'ordre élevé (plusieurs dizaines) d'un signal de référence basse fréquence (moins de quelques GHz), tout en recopiant les propriétés spectrales du signal basse fréquence. Cette multiplication est réalisée en combinant la production d'un signal multi-harmonique dont la puissance est concentrée autour de la fréquence à synthétiser. L'harmonique d'intérêt est ensuite extraite au moyen d'un filtrage. Ces deux étapes reposent sur l'utilisation d'oscillateurs dans des configurations spécifiques. Ce travail porte à la fois sur la mise en équation et l'étude du fonctionnement de ce système, et sur la conception de circuits dans des technologies CMOS avancées (CMOS 40 nm, BiCMOS 55 nm). Les mesures sur les circuits fabriqués permettent de valider la preuve de concept ainsi que de montrer des performances à l'état de l'art. L'étude du fonctionnement de ce système a conduit à la découverte d'une forme particulière de synchronisation des oscillateurs ainsi qu'à l'expression de solutions approchées de l'équation de Van der Pol dans deux cas pratiques particuliers. Les perspectives de ce travail sont notamment l'intégration de cette synthèse innovante dans un émetteur-récepteur complet. / The 60-GHz unlicensed band is a promising alternative to perform the high data rate required in the next generation of wireless communication systems. Complex modulations such as OFDM or 64-QAM allow reaching multi-gigabits per second throughput over up to several tens of meters in standard CMOS technologies. This performance rely on the use of high performance millimeter-wave frequency synthesizer in the RF front-end. In this work, an original architecture is proposed to generate this high performance millimeter-wave frequency synthesizer. It is based on a high order (several tens) multiplication of a low frequency reference (few GHz), that is capable of copying the low frequency reference spectral properties. This high order frequency multiplication is performed in two steps. Firstly, a multi-harmonic signal which power is located around the harmonic of interest is generated from the low frequency reference signal. Secondly, the harmonic of interest is filtered out from this multi-harmonic signal. Both steps rely on the specific use of oscillators. This work deals with the circuit design on advanced CMOS technologies (40 nm CMOS, 55 nm BiCMOS) for the proof of concept and on the theoretical study of this system. This novel technique is experimentally validated by measurements on the fabricated circuits and exhibit state-of-the-art performance. The analytical study of this high order frequency multiplication led to the discovery of a particular kind of synchronization in oscillators and to approximated solutions of the Van der Pol equation in two different practical cases. The perspectives of this work include the design of the low frequency reference and the integration of this frequency synthesizer in a complete RF front-end architecture.

Parmi les techniques d'imagerie optiques utilisées en milieu clinique, la principale limitation est la faible résolution lorsque la profondeur d'examen dépasse quelques mm. Cette limite de résolution ne permet pas à l'heure actuelle de concurrencer les techniques d'imagerie médicales permettant de réaliser un examen du corps dans son intégralité (Rayons X, IRM, Scanner). Dans ce cadre, l'imagerie acousto-optique présente plusieurs avantages: elle permet de mesurer des propriétés optiques utiles pour la détection de tumeur, à la résolution spatiale des ultrasons. Cependant, les dispositifs de détection utilisés présentent un manque de sensibilité et de rapidité qui freinent le transfert de cette technique en milieu clinique.Ce constat nous a conduit à étudier les caractéristiques intrinsèques du signal acousto-optique afin de proposer deux architectures de pixels basées sur des technologies CMOS. La première architecture, totalement analogique, présente des caractéristiques de vitesse d'acquisition compatibles avec le temps de corrélation des milieux biologiques (<1 ms)et un pré-traitement du signal utile. La seconde architecture intègre une fonction de conversion analogique-numérique de manière à simplifier le montage optique, et traiter le signal plus efficacement.Par ailleurs, le contrôle de la phase en plusieurs points du front est essentiel pour refocaliser les signaux lumineux. Pour contourner les limitations de vitesse des dispositifs de contrôle adaptatif de phase de l'état de l'art, nous avons développé un dispositif monolithique constitué de l'empilement physique d'un modulateur de lumière en phase, à cristaux liquides, sur un circuit CMOS constitué d'une matrice de photo-détecteurs et de circuits de traitement afin de permettre le contrôle de front d'onde dès son acquisition. Le dispositif opto-électronique a été proposé et couplé à la première architecture électronique. Il permet de réaliser une opération sur la phase de l'onde lumineuse en chaque pixel (conjugaison de phase par ex.) en parallèle sur les pixels d'une matrice, dans un intervalle de temps inférieur au temps de corrélation des milieux biologiques. / Among the optical medical imaging techniques used in medicine, the main limitation is the low resolution at a penetration depth greater than a few mm. This limitation does not allows competing with the standard imaging techniques such as X rays or RMI based imaging. In that scope, the acousto-optical imaging features several advantages: it allows measuring an optical contrast useful to detect tumors, in conjunction with the spatial resolution of ultrasound. However, the state of the art detecting devices feature a lack of sensitivity, which prevent its transfer to medical practitioners.This leads us to study the intrinsic features of the acousto-optical signal in order to propose two CMOS pixel architectures. The first one, fully analog, is compliant with the correlation time of biological tissue (1 ms typ.) and features an analog processing of the relevant signal. The second one is based on a digital pixel which contains an analog to digital converter, allowing simplifying the optical setup and increasing the robustness of the processing.In addition, related to the recent progress in wavefront control, an opto-electronic device, coupled with the first pixel architecture, has been proposed. It allows performing an optical phase operation (e.g. phase conjugation) in parallel on a pixels array, within the correlation time of biological media. Thus, this monolithic device circumvents the speed limitations of state of the art setup by a physical stacking of a liquid crystals spatial light modulator over a CMOS image sensor.

L'industrie de la microélectronique s'appuie sur l'évolution constante de la miniaturisation des transistors. D'ici 2016, cette industrie atteindra le nœud technologique 16 nm dans lequel il faudra être capable de graver des structures de dimensions nanométrique ayant de très forts facteurs d'aspect. Cependant, les procédés de gravure actuels montrent de sérieuses limitations en termes de contrôle des profils et des dimensions critiques lorsqu'il faut graver de telles structures. Les problèmes rencontrés sont liés d'une part à des limitations intrinsèques des procédés plasmas et d'autre part à l'apparition de nouveaux phénomènes lorsque la dimension des structures à graver devient nanométrique. Dans le cadre de cette thèse, un nouveau mode de fonctionnement des sources à plasma est étudié pour développer des procédés de gravure adaptés aux prochaines générations de circuits intégrés : les plasmas modulés en impulsions courtes. Les premiers travaux réalisés s'appuient sur de puissantes techniques d'analyses du plasma (spectroscopie d'absorption VUV, sonde de flux ionique, analyseur électrostatique) dans le but de mettre en évidence l'impact des paramètres de la modulation en impulsion du plasma sur ses caractéristiques physicochimiques (flux et énergie des radicaux et des ions). Ces diagnostics ont tout d'abord permis de définir très clairement les conséquences de la modulation en impulsion du plasma sur les flux de radicaux réactifs qui bombardent le substrat : le rapport de cycle est LE paramètre clé pour contrôler la chimie du plasma car il permet de contrôler le taux de fragmentation du gaz par impact électronique. Dans un second temps, nous avons également démontré que dans les plasmas électronégatifs et pour une puissance RF de polarisation donnée, l'énergie des ions augmente lorsque le rapport de cycle diminue. Fort de ces connaissances fondamentales sur les plasmas, des analyses des surfaces (XPS, MEB, Raman…) ont permis de comprendre les mécanismes mis en jeux lors de l'interaction plasma- surface. Ainsi, il a été possible de développer des procédés de gravure pulsés pour plusieurs étapes de la grille de transistor (prétraitement HBr, gravure du Si-ARC, gravure du pSi). Les prétraitements HBr sont incontournables pour réduire la rugosité de bord de ligne de transistor. Lors de cette étape, une couche riche en carbone limite l'effet bénéfique des UV du plasma sur la diminution de la rugosité. Grâce à l'utilisation des plasmas pulsés, l'origine de cette couche a été mise en évidence : elle résulte du dépôt sur les motifs d'espèces carbonées non volatiles issues de la photolyse de la résine qui sont relâchées dans le plasma. Dans ce système bicouche, les contraintes de la couche carbonée dure vont se relaxer dans le volume mou de la résine par phénomène de « buckling » qui se traduit par une hausse de la rugosité de bord de ligne. Nous avons montré que cela peut être évité en minimisant l'épaisseur de cette couche, ce qui peut être obtenu notamment en pulsant le plasma. La gravure de la couche anti-réflective Si-ARC qui sert de masque dur et celle de la grille en poly Silicium reposent sur l'utilisation de plasmas fluorocarbonés. Mais dans ce type de plasma, la production de précurseurs pour la polymérisation est diminuée quand le plasma est pulsé, conduisant à une perte de sélectivité et d'anisotropie. Les plasmas synchronisés pulsés ne sont donc pas de bons candidats pour les étapes de gravure considérées. Pour pallier à ce problème, un autre mode de polarisation a été étudié : les plasmas pour lesquels seule la puissance de polarisation est pulsée. Dans le cas de la gravure du Si-ARC, il est possible d'obtenir des profils très anisotropes avec une sélectivité vis-à-vis de la résine nettement améliorée. Pour la gravure du Silicium, les effets d'ARDE ont pu être diminués tout en améliorant la sélectivité. Ces résultats sont très encourageants. / Microelectronics industry is based on the continuous transistor downscaling. By the year 2016, the 16nm technological node would be achieved, so that structures with nanometric dimensions and high aspect ratio would have to be etch. However, traditional etching processes shows major limitations in terms of pattern profiles control and critical dimensions when such structures have to be etch. The encountered problems are related directly to intrinsic limitations of plasmas processes but also to the emergence of new phenomena’s when the dimensions of structures to etch become nanometric. In the framework of this thesis, a new strategy to produce plasma has been evaluated to develop etching plasmas processes adapted to next integration circuit generations: the pulsed plasmas. Over a first phase, the impact of plasma pulsing parameters (frequency and duty cycle) on the plasma physico-chemical characteristics has been highlight. This has been achievable thanks to advanced plasma analyse techniques (VUV broad band absorption spectroscopy, ion flux probe, retarding electrical field analyser…) developed to allow time resolved measurements. For the neutral flux, diagnostics have revealed that duty cycle is THE key control knob to tune the plasma. Indeed, a low duty cycle leads to reduced parent gas fragmentation and thus a reduced chemical reactivity. On the other hand, in electronegative plasmas and for constant RF power, we have demonstrated that ion energy is considerably increased when the ions flux is decreased (i.e. when the duty cycle is decreased). Then, surface analyses (XPS, SEM, Raman spectroscopy…) brought out the mechanisms involved during the plasma-surface interaction. Deeper comprehension of impact of pulsing parameters enables to develop pulsed plasmas processes more easily. These works are focused on the top of the transistor gate and deal with the following steps: HBr cure, Si-ARC etching, poly-silicon etching. HBr cure is an essential pre-treatment of the 193 nm photoresist to decrease the Line Width Roughness (LWR) of transistor gate. During this step, a carbon rich layer is formed on the surface of the resist pattern and degrades the beneficial action of UV plasma light on LWR reduction. Thanks to use of pulsed plasmas, the origin of this carbon rich layer has been highlight: UV induced modifications in polymer bulk lead to outgassing of volatiles carbon-based products in the plasma. These carbon containing moieties are fragmented by electron impact dissociation reaction in the plasma, which create sticking carbon based precursors available for re-deposition on the resist patterns. The impact of this layer on the LWR and resist pattern reflow is studied, and a possible mechanical origin (i.e. buckling instabilities) is highlighted. Finally, we showed that the use of pulsed HBr curing plasma allows to reduce and control the thickness of the graphite-like layer and to obtain LWR reduction that are comparable to VUV treatment only. The Si-ARC layer, used as hard mask, and the poly-silicon gate etching are based on the use of fluorocarbon plasmas. However, in these plasmas, the production of radicals enable for the polymerisation is decreased when the duty cycle is reduced. It leads to loss of both anisotropy and selectivity. Synchronised pulsed plasmas are then not adapted to such etching processes. To overcome this problem, a new way to produce plasma has been studied: the ICP source power is maintained constant and only the bias power is pulsed. Regarding Si-ARC etching, very anisotropic profiles are obtained and the Si-ARC to resist selectivity is enhanced while pulsing the rf bias to the wafer. In the case of poly-silicon etching, the ARDE effects are significantly reduced while the selectivity regarding the oxide is improved. These results are very promising for the development of polymerising plasmas processes.

L’objectif de ces travaux est le développement en technologie intégrée standard d’une topologiede ligne de propagation optimisée en termes de pertes, d’encombrement et de facteur de qualitéaux fréquences millimétriques. Cette topologie nommée S-CPW (Shielded CoPlanarWaveguide) utilise le phénomène d’ondes lentes afin de miniaturiser longitudinalement la ligned’un facteur compris entre 1,3 et 3,2 par rapport à des topologies classiques. Disposantégalement de faibles pertes, les lignes développées présentent un facteur de qualité élevé parfoissupérieur à 40, à 60 GHz. A partir de l’étude du champ électromagnétique dans la structure, unmodèle électrique a été développé. C’est le premier modèle dans la littérature prenant en compteles pertes dans ce type de guide d’onde. Plusieurs dispositifs passifs intégrés réalisés avec deslignes S-CPW dans différentes technologies CMOS ont été caractérisés jusqu’à 110GHz. Lacompacité et les faibles pertes d’insertion obtenues pour la mesure de filtres à stubs et dediviseurs de puissance permettent de réussir l’intégration de circuits passifs compacts entechnologie microélectronique CMOS standard aux fréquences millimétriques. / This work focuses on high-performance S-CPW (Shielded CoPlanar Waveguide) transmissionlines in classical CMOS integrated technologies for the millimeter-wave frequency band.Thanks to an important slow-wave phenomenon, the physical length of S-CPW decreases by afactor from 1.3 to 3.2 compared with classical transmission lines. Presenting also lowattenuation loss, the developed transmission lines show very high quality factor (higher than 40at 60 GHz). The precise study of the electromagnetism field leads to an electrical model forS-CPWs. This is the first model that takes the losses in this topology into account. Then, somebasic passive circuits designed with S-CPWs and characterized up to 110 GHz are presented invarious CMOS technologies. The low insertion losses and relative low surfaces of a powerdivider and a passband filter show the great interest of S-CPW to integrate compact passivecircuits in classical CMOS technologies at millimeter-wave frequencies.