Ce travail de thèse a porté sur des problèmes de fiabilité de circuits intégrés en technologie CMOS 65 nm, en particulier sur la conception en vue de la fiabilité, la simulation et l'amélioration de la fiabilité. Les mécanismes dominants de vieillissement HCI et NBTI ainsi que la variation du processus ont été étudiés et évalués quantitativement au niveau du circuit et au niveau du système. Ces méthodes ont été appliquées aux modulateurs Sigma-Delta afin de déterminer la fiabilité de ce type de composant qui est très utilisé. / This thesis concentrates on reliability-aware methodology development, reliability analysis based on simulation as well as failure prediction of CMOS 65nm analog and mixed signal (AMS) ICs. Sigma-Delta modulators are concerned as the object of reliability study at system level. A hierarchical statistical approach for reliability is proposed to analysis the performance of Sigma-Delta modulators under ageing effects and process variations. Statistical methods are combined into this analysis flow.

Semiconductor technology has already got into nanometer scale. As the dimension keeping scaling down, we can get more transistor in the same area, and furthermore the frequency and performance are also enhanced. But nowadays the development of the lithography technology has come to the neck; we must find another way to improve the performance of transistor. In this study, we fully discuss the electrical characteristics and the hot carrier effect as the channel of the N-MOSFETs being strained. In order to strain the channel, silicon substrate is bent by applying external mechanical stress, the lattice of channel will be strained after applying uniaxial tensile stress. Therefore, we successfully improve drain current and carrier mobility of NMOS, and the increasing rates are 22% and 30% respectively. In addition, we can understand the influence of hot carrier effect on strain silicon by bending silicon substrate with external mechanical stress. With the increase of curvature, substrate current goes up. We offer an explanation to verify this result.

Les signaux des nouveaux standard de communications (LTE) ont une grande différence entre la puissance maximale et moyenne (PAPR), cela n'est pas favorable pour l'utilisation dans les amplificateurs conventionnels vu qu'ils présentent un rendement maximale seulement quand ils travaillent au niveau de puissance maximale. Des amplificateurs de puissance Doherty pour présenter une efficacité constante pour une large gamme de puissance constituent une solution favorable à ce problème. Ce travail présente la méthodologie de conception et des résultats de mesure d'un amplificateur de puissance Doherty entièrement intégré dans la technologie 65 nm CMOS avec une constante PAE sur un 7 dB de plage de puissance. Mesures de 2,4 GHz à 2,6 GHz montrent des performances constantes PAE à partir du niveau de 20% jusqu'à 24% avec une puissance de sortie maximale de 23,4 dBm. Le circuit a été conçu avec une attention particulière pour le faible coût. / The signals of the new communication standards (LTE) show a great difference between the peak and its average power (PAPR) being unsuitable for use with conventional power amplifiers because they present maximum efficiency only when working with maximum power. Doherty power amplifiers for presenting a constant efficiency for a wide power range represent a favorable solution to this problem. This work presents the design methodology and measurements results of a fully integrated Doherty Power Amplifier in 65 nm CMOS technology with constant PAE over a 7 dB backoff. Measurements from 2.4 GHz to 2.6 GHz show constant PAE performance starting in 20% level up to 24% with a maximum output power of 23.4 dBm.The circuit was designed with special attention to low cost.

Les travaux présentés dans la thèse portent sur la conception et la réalisation d'oscillateurs à commande numérique en technologie CMOS 65nm. Les applications visées sont les systèmes de communication sans-fil WLAN 802.11a/b/g (2,5 et 5GHz) et WPAN 802.15.3c (60GHz). Afin de répondre aux spécifications fixées par ces standards, nous proposons d'utiliser la topologie d'oscillateur distribué. Cette dernière est particulièrement bien adaptée aux hautes fréquences. Deux réalisations sont présentées : une première à 10GHz permet de valider l'oscillateur distribué à commande en tension; une seconde à 53GHz introduit la commande numérique sur une topologie d'oscillateur distribué. / The work presented in the thesis concerns the design and the realization of digitally controlled oscillators in CMOS 65nm technology. The applications concerned are the wireless communication systems WLAN 802.11a/b/g (2,5 and 5GHz) and WPAN 802.15.3c (60GHz). In order to answer the specifications fixed by these standards, we propose to use the topology of distributed oscillator. The latter is particularly well adapted to the high frequencies. Two achievements are presented: a first one at 10GHz makes it possible to validate the distributed voltqge controlled oscillator; a second one at 53GHz introduces the digital control on a topology of distributed oscillator.

Un Convertisseur Analogique-Numérique (CAN) pour les applications spatiales en astrophysique et cosmologie a été développé au cours de cette thèse. Cette catégorie de circuits demande des bandes passantes très larges, de très hautes fréquences d'échantillonnage et une faible résolution. L’architecture flash a été retenue pour sa rapidité et sa bande passante. La fréquence d’échantillonnage est de 8GHz. La technologie utilisée est la CMOS 65 nm de chez STMicroeletronics. La conception a été faite en deux phases. Une première qui a amené à un prototype d'un échantillonneur-bloqueur et une deuxième qui a amené au CAN. Les deux prototypes ont été caractérisés et à partir de ces résultats des perspectives d'amélioration pour les nouvelles implémentations ont été retrouvées.Pour atteindre l'objectif final du CAN multi-bits (6-bit sont visés) il a été décidé de dessiner une première version du CAN avec la moitié de la résolution initialement prévue (on passe de 6-bit à 3-bit). L'objectif est de nous permettre d’analyser le comportement des blocs fonctionnels intégrés et ensuite passer à une deuxième voire troisième version pour remplir le cahier des charges initial. / An Analog-to-Digital Converter (ADC) has been developed for astrophysical and cosmological applications. This class of circuits demands, especially in the millimeter wavelength domain, ultra wide bandwidths, ultra high sampling frequencies and a low resolution. The “flash” architecture has been chosen for its speed and bandwidth. This ADC samples at 8Gsps and it has been fabricated in 65nm CMOS technology from STMicroelectornics.The design has been done in two steps. The first was the prototype of a track-and-hold circuit. The second was the ADC. Both circuits have been characterized and from these results some perspectives for further improvements have been proposed.In order to achieve the final goal of the multi-bit ADC (6-bit resolution) we have decided to design a first prototype with half the final resolution, namely a 3-bit resolution ADC. Our idea was, with this first prototype, to conduct a first analysis of the behavior of the integrated functional blocks and, consequently, find the correct improvements required for the ADC final version.

Actuellement, les technologies du traitement d'information ont atteint leurs limites et il devient donc urgent de proposer de nouveaux paradigmes capables de réduire la consommation d'énergie tout en augmentant la capacité de calcul des ordinateurs. Le cerveau humain est un fascinant et puissant organe, avec ses 300 milliards de cellule, il est capable d’effectuer des taches cognitives en consommant 20W. Dans ce contexte nous avons investiguer un nouveau paradigme appelé "neuromorphic computing" ou le traitement bio-inspiré de l'information.L'objectif de cette thèse est de concevoir et de fabriquer un neurone artificiel a très faible consommation utilisant les récentes avancées scientifiques dans les neurosciences et les nanotechnologies. Premièrement, on a investigué le fonctionnement d'un neurone vivant, sa membrane neuronale et nous avons exploré 3 différents modèles de membranes connues sous le nom de Hodgkin Huxley, Wei et Morris Lecar. Deuxièmement, en se basant sur le modèle de Morris Lecar, nous avons réalisé des neurones artificiels analogiques à spike avec différentes constantes de temps. Puis ils ont été fabriqués avec la technologie 65nm CMOS. Par la suite, nous les avons caractérisés et obtenu des performances dépassant l’état de l’art en terme de surface occupée, puissance dissipée et efficacité énergétique. Finalement, on a analysé et comparé le bruit dans ces neurones artificiels avec le bruit dans des neurones biologiques et on a démontré expérimentalement le phénomène de résonance stochastique. Ces neurones artificiels peuvent être extrêmement utiles pour une large variété d’application allant du traitement de données à l’application médicale. / Current computing technology has now reached its limits and it becomes thus urgent to propose new paradigms for information processing capable of reducing the energy consumption while improving the computing performances. Moreover, the human brain, is a fascinating and powerful organ with remarkable performances in areas as varied as learning, creativity, fault tolerance. Furthermore, with its total 300 billion cells, is able to perform complex cognitive tasks by consuming only around 20W. In this context, we investigated a new paradigm called neuromorphic or bio-inspired information processing.More precisely, the purpose of this thesis was to design and fabricate an ultra-low power artificial neuron using recent advances in neuroscience and nanotechnology. First, we investigated the functionalities of living neurons, their neuronal membrane and explored different membrane models known as Hodgkin Huxley, Wei and Morris Lecar models. Second, based on the Morris Lecar model, we designed analog spiking artificial neurons with different time constants and these neurons were fabricated using 65nm CMOS technology. Then we characterized these artificial neurons and obtained state of the art performances in terms of area, dissipated power and energy efficiency. Finally we investigated the noise within these artificial neurons, compared it with the biological sources of noise in a living neuron and experimentally demonstrated the stochastic resonance phenomenon. These artificial neurons can be extremely useful for a large variety of applications, ranging from data analysis (image and video processing) to medical aspect (neuronal implants).

Implementation of the polyphase decomposed FIR filter structure involves two steps; the generation of the partial products and the efficient reduction of the generated partial products. The partial products are generated by a constant multiplication of the filter coefficients with the input data and the reduction of the partial products is done by building a pipelined adder tree using FAs and HAs. To improve the speed and to reduce the complexity of the reduction tree a4:2 counter is introduced into the reduction tree. The reduction tree is designed using a bit-level optimized ILP problem which has the objective function to minimize the overall cost of the hardware used. For this purpose the layout design for a 4:2 counter has been developed and the cost function has been derived by comparing the complexity of the design against a standard FA design. The layout design for a 4:2 counter is implemented in a 65nm process using static CMOS logic style and DPL style. The average power consumption drawn from a 1V power supply, for the static CMOS design was found to be 16.8μWand for the DPL style it was 12.51μW. The worst case rise or fall time for the DPL logic was 350ps and for the static CMOS logic design it was found to be 260ps. The usage of the 4:2 counter in the reduction tree infused errors into the filter response, but it helped to reduce the number of pipeline stages and also to improve the speed of the partial product reduction.

In a conventional charge-pump based PLL design, the loop parameters such as the band-width, jitter performance, charge-pump current, pull-in range among others govern the ar-chitecture and implementation details of the PLL. Different loop parameter specificationschange with a change in the reference frequency and inmost cases, requires careful re-designof some of the PLL blocks. This thesis describes the implementation of a semi-digital PLLfor high bandwidth applications, which is self-compensated, low-power and exhibits band-width tracking for all reference frequencies between 40 MHz and 1.6 GHz in 65nm CMOStechnology.This design can be used for a wide range of reference frequencies without redesigning anyblock. The bandwidth can be fixed to some fraction of the reference frequency during designtime. In this thesis, the PLL is designed to make the bandwidth track 5% of the referencefrequency. Since this PLL is self-compensated, the PLL performance and the bandwidthremains same over PVT corners.

Suffisante pour exécuter les algorithmes à la cadence de ces capteurs d’images performants, tout en gardant une faible consommation d’énergie. Les systèmes monoprocesseur n’arrivent plus à satisfaire les exigences de ce domaine. Ainsi, grâce aux avancées technologiques et en s’appuyant sur de précédents travaux sur les machines parallèles, les systèmes multiprocesseurs sur puce (MPSoC) représentent une solution intéressante et prometteuse. Dans de précédents travaux à cette thèse, la cible technologique pour développer de tels systèmes était les FPGA. Or les résultats ont montré les limites de cette cible en terme de ressource matérielles et en terme de performance (vitesse notamment). Ce constat nous amène à changer de cible c’est-à-dire à passer sur cible ASIC nécessitant ainsi de retravailler profondément l’architecture et les IPs qui existaient autour de la méthode existante (appelée HNCP, pour Homogeneous Network of Communicating Processors). Afin de bénéficier de la performance offerte par la cible ASIC, les systèmes multiprocesseurs proposés s’appuient sur la flexibilité de son architecture. Combinés à des squelettes de parallélisation facilitant la programmabilité de l’architecture, les circuits proposés permettent d’offrir des systèmes supportant le portage en temps réels de différentes classes d’algorithme de traitement d’images. Le résultat de ce travail a abouti à la fabrication d’un circuit intégré à base d’un seul processeur et de ses périphériques en technologie ST CMOS 65nm dont la surface est d’environ 1 mm² et à la définition de 2 architectures multiprocesseurs flexibles basées sur le concept des squelettes de parallélisation (une architecture de 16 coeurs de processeur en technologie ST CMOS 65 nm et une deuxième architecture de 64 coeurs de processeur en technologie ST CMOS FD-SOI 28 nm). / Smart sensors today require processing components with sufficient power to run algorithms at the rate of these high-performance image sensors, while maintaining low power consumption. Monoprocessor systems are no longer able to meet the requirements of this field. Thus, thanks to technological advances and based on previous works on parallel computers, multiprocessor systems on chip (MPSoC) represent an interesting and promising solution. Previous works around this thesis have used FPGA as technological target. However, results have shown the limits of this target in terms of hardware resources and in terms of performance (speed in particular). This observation leads us to change the target from FPGA to ASIC. This migration requires deep rework at the architecture level. Particularly, existing IPs around the method (called HNCP for Homogeneous Network of Communicating Processors) have to be revisited. To take advantage of the performance offered by the ASIC target, proposed multiprocessor systems are based on the flexibility of its architecture. Combined with parallel skeletons that ease programmability of the architecture, the proposed circuits allow to offer systems that support various real-time image processing algorithms. This work has led to the fabrication of an integrated circuit based on a single processor and its peripheral using ST CMOS 65nm technology with an area around 1 mm². Moreover, two flexible multiprocessor architectures based on the concept of parallel skeletons have been proposed (a 16 cores 65 nm CMOS multiprocessors and a 64 cores 28 nm FD-SOI CMOS multiprocessors).

L'activité de recherche scientifique effectuée dans le cadre de mon doctorat de sciences s'est déroulée dans le secteur de la conception de circuits intégrés radiofréquences pour des systèmes ultra-wideband (UWB) et aux ondes millimétriques, et s'est articulée comme suit: (i) circuits intégrés radiofréquences pour émetteur-récepteurbasse puissance pour réseaux locaux wireless; (ii) radar UWB complètement intégré pour la surveillance cardio-pulmonaire en technologie 90nm CMOS; (iii) amplificateurs faible bruit (LNA) à 60 GHz en technologie standard 65nm CMOS. / The research activity carried out during this PhD consists on the design of radio- frequency integrated circuits, for ultra-wideband (UWB) and millimeter-wave sys- tems, and covers the following topics: (i) radio-frequency integrated circuits for low-power transceivers for wireless local networks; (ii) fully integrated UWB radar for cardio-pulmonary monitoring in 90nm CMOS technology; (iii) 60-GHz low noise amplifer (LNA) in 65nm CMOS technology.