Dans le domaine de l'électronique de puissance, les dispositifs en carbure de silicium (SiC) sont bien adaptés pour fonctionner dans des environnements à haute température, haute puissance, haute tension et haute radiation. Le carbure de silicium (SiC) est un matériau semi-conducteur à large bande d'énergie interdite. Ce matériau possède des caractéristiques en température et une tenue aux champs électriques bien supérieure à celles de silicium. Ces caractéristiques permettent des améliorations significatives dans une grande variété d'applications et de systèmes. Parmi les interrupteurs existants, le JFET en SiC est l'interrupteur le plus avancé dans son développement technologique, et il est au stade de la pré-commercialisation. Le travail réalisé au cours de cette thèse consiste à caractériser électriquement des JFET- SiC de SiCED en fonction de la température (25°C-300°C). Des mesures ont été réalisé en statique (courant-tension), en dynamique (capacité-tension) et en commutation sur charge R-L (résistive-inductives) et dans un bras d'onduleur. Un modèle multi-physique du transistor VJFET de SiCED à un canal latéral a été présenté. Le modèle a été développé en langage MAST et validé aussi bien en mode de fonctionnement statique que dynamique en utilisant le simulateur SABER. Ce modèle inclut une représentation asymétrique du canal latéral et les capacités de jonction de la structure. La validation du modèle montre une bonne concordance entre les mesures et la simulation.

Le carbure de silicium (SiC) est un semi-conducteur à large bande d'énergie interdite, remarquable par ses propriétés physiques situées à mi-chemin entre le silicium et le diamant. Ceci suscite actuellement un fort intérêt industriel pour son utilisation dans la fabrication de composants susceptibles de fonctionner dans des conditions extrêmes : forte puissance et haute température. Les travaux de thèse se sont focalisés sur la levée de verrous technologiques pour réaliser des composants latéraux de type JFET (Junction Field Effect Transistor) et les intégrer monolithiquement dans des substrats SiC-4H. L'objectif est de réaliser un bras d'onduleur intégré en SiC avec deux étages commande et puissance. Dans un premier temps, nous avons entamé cette thèse par une caractérisation de deux lots de composants JFET latéraux à canaux N et P réalisés dans le cadre de deux projets ANR précédents cette thèse. De cette étude nous avons extrait plusieurs points positifs, comme celui qui concerne la tenue en tension des JFET de puissance et l'intégration monolithique des JFET basse tension. Mais, nous avons aussi mis en évidence, la nécessité d'optimiser la structure de composants et d'améliorer certaines étapes technologiques, principalement, la définition des canaux par implantation ionique, le contact ohmique et la gravure profonde. Des études approfondies pour réaliser le contact ohmique sur SiC type P et des procédés pour réaliser une gravure profonde dans le SiC ont été développés. Ces études ont permis d'obtenir une faible résistance de contact comparable à l'état de l'art mondial, d'avoir des calibres en courant plus élevés et par conséquent une meilleure modulation. Pour la gravure, un masque dur à base de silicium et nickel (NiSi), nous a permis de mettre en place un procédé original qui permet des gravures profondes du SiC et réaliser les structures intégrés des JFET. L'ensemble de ces améliorations technologiques nous a permis d'obtenir des nouveaux lots de composants JFET P et N intégrés sur la même puce, avec des meilleures performances par rapport aux précédentes réalisations, notamment avec une conduction dans les canaux 10 à 100 fois plus importante. Nous avons également obtenu une modulation du courant Ids en fonction de la tension Vgs sur un nombre très important de JFET en augmentant significativement le rendement par rapport aux lots précédents.

Afin de pouvoir continuer la miniaturisation de la brique de base des circuits électroniques, le transistor MOS, l'introduction d'oxyde de grille à haute permittivité était inévitable. Un empilement de type high-k/grille métal en remplacement du couple SiO2 /Poly-Si est introduit afin de limiter le courant de fuite tout en conservant un bon contrôle électrostatique du canal de conduction. L'introduction de ces matériaux pose naturellement des questions de fiabilité des dispositifs obtenus et ce travail s'inscrit dans ce contexte. Afin de réaliser des mesures de durée de vie sans avoir à finir les dispositifs, une méthode utilisant le C-AFM sous ultravide est proposée. Le protocole expérimental repose sur une comparaison systématique des distributions des temps de claquage obtenues à l'échelle du composant et à l'échelle nanométrique. La comparaison systématique des mesures s'avère fiable si l'on considère une surface de contact entre la pointe et le diélectrique de l'ordre du nm². Des distributions de Weibull présentant une même pente et un même facteur d'accélération en tension sont rapportées montrant une origine commune pour le mécanisme de rupture aux deux échelles.Une résistance différentielle négative, précédant la rupture diélectrique, est rapportée lors de mesures courant-tension pour certaines conditions de rampe. Ce phénomène de dégradation de l'oxyde, visible grâce au C-AFM , est expliqué et modélisé dans ce manuscrit par la croissance d'un filament conducteur dans l'oxyde. Ce même modèle permet aussi de décrire la rupture diélectrique.Finalement, l'empilement de grille bicouche du noeud 28nm est étudié. Une preuve expérimentale montrant que la distribution du temps de claquage du bicouche est bien une fonction des caractéristiques de tenue en tension propres de chaque couche est présentée.

L'électronique de puissance a un rôle de plus en plus grandissant dans les systèmes de transports : voitures électriques et hybrides, trains et avions. Pour ces applications, la sécurité est un point critique et par conséquent la fiabilité du système de puissance doit être optimisée. La connaissance du temps de fonctionnement avant défaillance est une donnée recherchée par les concepteurs de ces systèmes. Dans cette optique, un indicateur de défaillance précoce permettrait de prédire la défaillance des systèmes avant que celle-ci soit effective. Dans cette thèse, nous nous sommes intéressés à la caractérisation électromécanique des puces de puissance IGBT et MOSFET. L'exploitation de cette caractérisation devrait permettre, à plus long terme, de mettre en évidence un indicateur de l'état mécanique des assemblages de puissance à des fins de fiabilité prédictive.

La portabilité des mémoires Flash embarquées sur les nœuds CMOS technologiques avancés tel que le 28nm pose de nombreux problèmes de compatibilité avec les nouvelles étapes de fabrication telles que le diélectrique de grille haute permittivité, l’utilisation de grille métallique, les stresseurs et tenseurs utilisés pour piloter la performance du transistor élémentaire. L’ajout d’un dispositif à double grille classique tel que celui de la Flash apparait comme très couteux en termes de nombre de masques et d’étapes de fabrication additionnelles. De nombreuses alternatives ont vu le jour : les mémoires à changement de phase, les mémoires magnétiques et les mémoires resistives. Ce dernier type de mémoire est particulièrement attrayant pour une intégration en tant que mémoire « embarquée » sur technologie CMOS. Les matériaux utilisés (diélectrique à base d’oxyde métallique tel que le HfO₂ ou le Ta₂O₅) sont compatibles avec le procédé de fabrication CMOS comparés à ceux utilisés pour les mémoires magnétiques (risques de contamination). Les mémoires résistives sont par ailleurs basées sur une conduction filamentaire qui s’avère également particulièrement économe en énergie et adaptée aux faibles géométries quand elles sont comparées aux mémoires à changement de phase (changement d’état volumique du matériau). De nombreux industriels ont focalisé leurs efforts sur les matériaux de type HfO₂ et Ta₂O₅. Le sujet proposé fait suite à trois années de collaboration intensive entre ST Microelectronics et le CEA-LETI qui ont permis d’établir les bases d’un cellule mémoire de type Oxram fonctionnelle et facilement intégrable facilement sur une technologie CMOS. Il aura pour objectifs d’analyser les paramètres responsables des instabilités des états résistifs observés et de rechercher les différents moyens susceptibles de mieux contrôler la dispersion de ces états. Les études réalisées pourront porter sur les matériaux (diélectrique et électrodes), la technologie mise en œuvre, les conditions électriques de formation du filament [20]. La consolidation du choix du matériau et l’analyse des modes de défaillance et de la fiabilité du plan mémoire feront également partie du travail de cette première année. Ce travail sera orienté par les résultats statistiques obtenus par le biais de test à plus grande échelle (circuit de plusieurs Kbits). / Embedded Flash memories integration on advanced CMOS technological nodes such as the 28nm leads to serious compatibility problems with the new manufacturing steps such as the high-permittivity gate dielectric, the use of metal gate, etc. The addition of a conventional double-grid device such as the one for Flash appears to be very expensive in terms of number of masks and additional manufacturing steps. Many alternatives have emerged: phase change memories PCRAM, magnetic memories MRAM and resistive memories OxRAM. However, the high programming current of the PCRAM memories and the risks associated to the contamination of the materials used for the MRAM memories represent the weak points of these technologies. On the other hand, OxRAM memories are particularly attractive for integration as CMOS embedded memory. The materials used (metal oxide dielectric such as HfO₂ or Ta₂O₅) compatible with the CMOS manufacturing process and their low programming voltages due to filament conduction are an advantage for OxRAM memories.In this thesis, an in depth memory stack optimization is done to make up the OxRAM memory cell in order to be integrated into a matrix of memories. Thus, various top and bottom electrodes and various switching oxides have been studied in order to better control and improve the variability of the resistive states of the OxRAM memory cell. An evaluation of the reliability and the main memory performances in terms of Forming voltage, memory window, endurance and thermal stability were performed for each memory stack through electrical characterizations. These assessments highlighted efficient memory stacks which have been integrated into a 16Kb demonstrator. Finally, a study of the variability of the resistive states as well as their degradation mechanisms during the endurance and thermal stability were carried out through simples models and atomistic simulations (ab-initio calculations).

Le travail de thèse effectué porte sur la caractérisation électrique et la modélisation du gaz d’électrons à deux dimensions (2D) dans les dispositifs MOS-HEMT à base de l’hétérojonction AlGaN/AlN/GaN. Ces dispositifs ont un fort potentiel pour les applications d'électronique de puissance. Ce travail de recherche se place en soutien aux efforts de recherche pour l’élaboration des épitaxies GaN sur Si et pour les filières technologiques HEMT sur GaN. Il s'agit de comprendre précisément le fonctionnement du gaz d'électrons 2D et ses propriétés de transport électronique. Une nouvelle méthodologie a été développée pour identifier le dopage résiduel de la couche GaN, lequel est un paramètre important des substrats GaN et était par ailleurs difficile à évaluer. Un deuxième axe de recherche a consisté à proposer des techniques de mesure fiables ainsi qu’une modélisation des propriétés de transport du gaz d'électrons 2D. Dans ce cadre, des mesures split-CV et effet Hall ont été réalisées en fournissant pour chacune d’elles un protocole expérimental adéquat, avec un montage innovant pour les mesures effet Hall. Ce travail expérimental a été enrichi par une modélisation des propriétés du transport du 2DEG basée sur le formalisme de Kubo-Greenwood. Enfin, dans un dernier axe de recherche, un aspect plus général visant la compréhension en profondeur de l’électrostatique de l’empilement de la grille de nos GaN-MOS-HEMT a été proposé. Il est basé sur la caractérisation électrique C-V, la modélisation et l’extraction des paramètres. Le modèle développé a permis de souligner l'impact des charges surfaciques de polarisation et des défauts sur la tension de seuil des MOS-HEMT. Ce modèle a également permis d’estimer une valeur de la déformation dans les couches GaN épitaxiées sur un substrat Silicium. / This thesis aims at studying the electrical characterization and modelling of two-dimensional (2D) electron gas in MOS-HEMT devices based on the hetero-junction AlGaN/AlN/GaN. These devices are very promising candidates for power electronics applications. This research work provides the production team with detailed data on phenomena affecting GaN material. The goal is to understand precisely how 2D electron gas works and evaluate its electronic transport properties. A new methodology has been developed to identify residual doping of the GaN layer. This method was developed in order to answer a real need to know this doping to determine the quality of the epitaxial GaN layer. The second research priority was to provide reliable measurement techniques and modelling of the transport properties of 2D electron gas. Within this framework, the split-CV and Hall effect measurements were carried out by providing for each of them a suitable experimental protocol, with an innovative set-up for Hall effect measurements. In addition, this experimental work was supported by modelling the transport properties of 2DEG based on Kubo-Greenwood's formalism. Finally, a more general aspect aimed at an in-depth understanding of the electrostatic stacking of the GaN-MOS-HEMT gate. It is based on C-V electrical characterization, modelling and parameter extraction. The model developed made it possible to highlight the impact of polarization surface charges and defects on the threshold voltage of MOS-HEMT. This model also contributed to the estimation of the value of deformation in epitaxial GaN layers on a Silicon substrate.

La thèse de Giovanni BETTI BENEVENTI portes sur la caractérisation électrique et la modélisationphysique de dispositifs de mémoire non-volatile à changement de phase. Cette thèse a été effectuée dans le cadre d’une cotutelle avec l’Università degli Studi di Modena e Reggio Emilia (Italie).Le manuscrit en anglais comporte quatre chapitres précédés d’une introduction et terminés par uneconclusion générale.Le premier chapitre présent un résumé concernant l’état de l’art des mémoires a changement de phase. Le deuxième chapitre est consacré aux résultats de caractérisation matériau et électrique obtenus sur déposition blanket et dispositifs de mémoire à changement de phase (PCM) basées sur le nouveau matériau GeTe dopé carbone (GeTeC).Le chapitre trois s’intéresse à l’implémentation et à la caractérisation expérimentale d’un setup demesure de bruit a basse fréquence sur dispositifs électroniques a deux terminaux développé auxlaboratoires de l’Università degli Studi di Modena e Reggio Emilia en Italie.Enfin, dans le dernier chapitre est présentée une analyse rigoureuse de l’effet d’auto-chauffage Joulesur la caractéristique I-V des mémoires a changement de phase intégrant le matériau dans la phase polycristalline. / Within this Ph.D. thesis work new topics in the field of Non-Volatile Memories technologies have been investigated, with special emphasis on the study of novel materials to be integrated in Phase-Change Memory (PCM) devices, namely:(a) Investigation of new phase-change materialsWe have fabricated PCM devices integrating a novel chalcogenide material: Carbon-doped GeTe (or simply, GeTeC). We have shown that C doping leads to very good data retention performances: PCM cells integrating GeTeC10% can guarantee a 10 years fail temperature of about 127°C, compared to the 85°C of GST. Furthermore, C doping reduces also fail time dispersion. Then our analysis has pointed out the reduction of both RESET current and power for increasing carbon content. In particular, GeTeC10% PCM devices yield about a 30% of RESET current reduction in comparison to GST and GeTe ones, corresponding to about 50% of RESET energy decrease.Then, resistance window and programming time of GeTeC devices are comparable to those of GST.(b) Advanced electrical characterization techniquesWe have implemented, characterized and modeled a measurement setup for low-frequency noise characterization on two-terminal semiconductor devices.(c) Modeling for comprehension of physical phenomenaWe have studied the impact of Self-induced Joule-Heating (SJH) effect on the I-V characteristics of fcc polycrystalline-GST-based PCM cells in the memory readout region. The investigation has been carried out by means of electrical characterization and electro-thermal simulations.

Les propriétés électriques et physiques de structures à faible dimensionalité ont été étudiées pour des applications dans des domaines divers comme l’électronique, les capteurs. La mesure du bruit bruit à basse fréquence est un outil très utile pour obtenir des informations relatives à la dynamique des porteurs, au piègeage des charges ou aux mécanismes de collision. Dans cette thèse, le transport électronique et le bruit basse fréquence mesurés dans des structures à faible dimensionnalité comme les dispositifs multi-grilles (FinFET, JLT…), les nanofils 3D en Si/SiGe, les nanotubes de carbone ou à base de graphène sont présentés. Pour les approches « top-down » et « bottom-up », l’impact du bruit est analysé en fonction de la dimensionalité, du type de conduction (volume vs surface), de la contrainte mécanique et de la présence de jonction metal-semiconducteur. / Electrical and physical properties of low-dimensional structures have been studied for the various applications such as electronics, sensors, and etc. Low-frequency noise measurement is also a useful technique to give more information for the carrier dynamics correlated to the oxide traps, channel defects, and scattering. In this thesis, the electrical transport and low-frequency noise of low-dimensional structure devices such as multi-gate structures (e.g. FinFETs and Junctionless FETs), 3-D stacked Si/SiGe nanowire FETs, carbon nanotubes, and graphene are presented. From the view point of top-down and bottom-up approaches, the impacts of LF noise are investigated according to the dimensionality, conduction mechanism (surface or volume conduction), strain technique, and metal-semiconductor junctions.

La miniaturisation croissante des systèmes électroniques implique de réduire la taille des composants électroniques, en particulier des composants passifs (condensateurs, résistances et inductances), notamment les condensateurs, volumineux et de surcroît nombreux. Pour répondre à cette attente, une des options est d’intégrer « enterrer » les couches capacitives dans le circuit imprimé à base de matériaux composites céramique/polymère. Dans un premier temps, plusieurs types de matériaux composites à base de nanoparticules de céramique (BaTiO3 et BaSrTiO3) et de polyester pour des condensateurs enterrés sont développés. Ensuite, la permittivité ε’ et les pertes diélectriques des composites sont évaluées dans les gammes de fréquences entre [10 kHz – 10 MHz] et [1 GHz – 5 GHz]. En vue d’intégrer ces composants à l’intérieur du circuit imprimé parfois souple et flexible, le comportement piézoélectrique des composites est évalué. La mesure du courant de fuite permettant d’effectuer une analyse qualitative des matériaux composites a été également effectuée.Au niveau de l’étude des condensateurs enterrés dans le circuit imprimé, deux structures de tests ont été réalisées : l’une montée en parallèle et l’autre en série. L’étude est réalisée sur deux gammes de condensateurs. La première est à base de matériau composite stable en fréquence et la seconde varie avec la fréquence. Pour cela, une méthode originale qui permet d’extraire la variation de la permittivité εr (f) à haute fréquence a été développée. La méthode se repose principalement sur l’utilisation des résultats de mesure de la permittivité relative du condensateur en basse fréquence, et les résultats de la valeur de la fréquence de résonance obtenue en simulation électromagnétique.Enfin, pour améliorer la fréquence de fonctionnement des condensateurs enterrés, des règles de conception permettant de comprendre l’influence des vias de connexions et de la géométrie des électrodes sur la fréquence de résonance du dispositif de test sont étudiées. / The increasing miniaturization of electronic systems involves reducing the size of electronic components, in particular passive components (capacitors, resistors and inductors), including capacitors, large and many more. To meet this expectation, one of the options is to integrate "bury" the capacitive layers based on ceramic / polymer composites in the PCB. In a first step, several types of composite materials based on nanoparticle ceramic (BaTiO3 and BaSrTiO3) and polyester for buried capacitors are developed. Then, the permittivity ε' and the dielectric losses of the composites are measured in the ranges of frequencies between [10 kHz - 10 MHz] and [1 GHz - 5 GHz]. To integrate these components within the PCBs sometimes soft and flexible, the piezoelectric behavior of composites is evaluated. The measurement of leakage current to perform a qualitative analysis of composite materials was also made.At the level of the study of buried capacitors in the circuit board, two test structures were carried out: one mounted in parallel and the other in serial. The study is produced in two ranges of capacitors. The study is conducted on two capacitors ranges. The first case, the relative permittivity does not depend on the frequency while in the second case the frequency dependence is taken into account. For this, an original method which allows to extract the permittivity εr(f) variation in high-frequency was developed. The method is mainly based on the use of measurement results of the relative permittivity of low-frequency capacitor, and the results of resonance frequency value obtained by 3D HFSS electromagnetic simulation. Finally, to improve the operating frequency of the buried capacitors, design rules allowing understand the influence of the vias and geometry of electrodes on the resonant frequency of the structures are studied.

Le travail présenté dans ce manuscrit de thèse s’inscrit dans le cadre d’une coopération scientifique notamment à travers le projet Région Centre « Connectic » en partenariat avec la société STMicroelectronics de Tours, les laboratoires LMR et CEMHTI. Il concerne les interconnexions des générations futures de circuits intégrés. Par rapport aux technologies d’interconnexion à base d’alliage métallique l’intégration de nanotubes de carbone (NTC) comme connecteur en microélectronique de puissance limiterait les effets d’échauffement dans les empilements de puces grâce à leurs propriétés de transport intéressantes. Les NTC peuvent assurer simultanément une bonne conduction électrique et un maintien mécanique des assemblages de puces. Les objectifs de ce travail étaient d’établir dans un premier temps un procédé reproductible d’élaboration de NTC verticalement alignés sur des substrats de nature multiple, et de réaliser dans un deuxième temps un véhicule test qui permet de caractériser leurs propriétés électrique, thermique et mécanique. Le dispositif expérimental d’élaboration présenté dans cette étude utilise le dépôt de catalyseur (Ni, Fe), la structuration par plasma d’hydrogène simultanément à un recuit thermique, ainsi que la méthode de CVD assistée par plasma radiofréquence d’éthylène et d’hydrogène pour la croissance des NTC. Des conditions optimales reproductibles d’obtention des NTC ont été établies à la suite d’une étude paramétrée utilisant notamment un diagnostic original de suivi in situ par spectroscopie Raman développé en collaboration avec le CEMHTI. Dans le cas d’un tapis de NTC de 10 µm de haut, des performances électrique (⍴ = 10⁻⁵ Ω.m), thermique (λth = 40-60 W.m⁻¹.K⁻¹), et mécanique (E = 480 GPa) comparables aux alliages métalliques ont été établies. Enfin, nous avons été capables d’assembler les substrats de la microélectronique et les NTC par un procédé de thermocompression. / The work presented in this thesis was a scientific cooperation between the society ST Microelectronics in Tours, the laboratories of LMR and CEMHTI within the framework of the project Région Centre “ConnectiC”. The main issue of that project concerns the interconnections for the future generation of integrated circuits. In comparison with the current interconnection technologies on metallic alloys as connectors; the integration of carbon nanotubes (CNT) as connector in power microelectronics would limit effects of overheating in the chip-structure due to their interesting transport properties. CNT can provide at the same time good electrical, thermal conduction characteristics and can be a mechanical support of chip packages. The aims of this work were: firstly, obtain a reproducible growth process of vertically aligned CNT on different kinds of substrate; secondly: to elaborate a test vehicle with CNT interconnects allowing the electrical, thermal and mechanical characterization. The experimental method used herein for synthesis of CNT interconnects combines the catalyst deposition (Ni, Fe), the structuration by both means of hydrogen plasma treatment and thermal annealing, and a RF PECVD method using ethylene and hydrogen for the CNT growth. Optimal reproducible conditions were found using a novel in situ Raman spectroscopy diagnostic developed in collaboration with the CEMHTI. The carpet of CNT (height of 10 µm) produced presents the electrical (⍴ = 10⁻⁵ Ω.m), thermal (λth = 40-60 W.m⁻¹.K⁻¹), and mechanical (E = 480 GPa) performances comparable with the metallic. Finally, by means of thermocompression, we assembled CNT on substrates from the microelectronics.