Cette thèse traite de synthétiseurs de fréquence, et plus précisément de diviseurs de fréquence fractionnaires qui sont des blocs critiques en radiocommunications. Une nouvelle méthode pour la division de fréquence fractionnaire y est présentée : Elle est basée sur la répartition aléatoire de l'erreur de phase. Deux implémentations de cette méthode sont proposées. Le spectre du bruit de phase en sortie de diviseur est débarrassé de toute raie parasite. L'énergie habituellement contenue dans ces raies étant uniformément répartie sur l'ensemble du spectre, ce dernier adopte un profil plat. La solution proposée peut être implémentée dans des synthétiseurs de fréquence tels que les Boucles à Verrouillage de Phase (PLL). Puisque aucune mise en forme du bruit n'est appliquée par le diviseur, la bande passante de la PLL peut être optimisée. Dans ces conditions, la possibilité d'une modulation directe haut débit de la PLL résultante est étudiée. Pour finir, des solutions d'optimisation du système résultant sont étudiées. / This dissertation deals with frequency synthesis and more specifically with the fractional frequency divider, one of the most critical blocks in radio frequency systems. A new fractional division method is presented along with two possible embodiments. It is based on a random dithering of the phase error. The divider output spectrum is cleaned from any fractional spurious tone. The spurious tones energy is uniformly spread on the whole spectrum, without noise shaping. The proposed solution can be implemented in frequency synthesizers like Phase Locked Loops (PLL). As no noise shaping is applied, the PLL bandwidth can be optimized. In this context, the possibility of high data-rate direct modulation is studied. Finally, solutions for the optimization of the resulting system are inspected.

First, a frequency synthesizer for IEEE 802.15.4 / ZigBee transceiver applications that employs dynamic True Single Phase Clocking (TSPC) circuits in its frequency dividers is presented and through the analysis and measurement results of this synthesizer, the need for low power circuit techniques in frequency dividers is discussed. Next, Differential Cascode Voltage-Switch-Logic (DCVSL) based delay cells are explored for implementing radio-frequency (RF) frequency dividers of low power frequency synthesizers. DCVSL ip- ops offer small input and clock capacitance which makes the power consumption of these circuits and their driving stages, very low. We perform a delay analysis of DCVSL circuits and propose a closed-form delay model that predicts the speed of DCVSL circuits with 8 percent worst case accuracy. The proposed delay model also demonstrates that DCVSL circuits suffer from a large low-to-high propagation delay ( PLH) which limits their speed and results in asymmetrical output waveforms. Our proposed enhanced DCVSL, which we call DCVSL-R, solves this delay bottleneck, reducing PLH and achieving faster operation. We implement two ring-oscillator-based voltage controlled oscillators (VCOs) in 0.13 mu m technology with DCVSL and DCVSL-R delay cells. In measurements, for the same oscillation frequency (2.4GHz) and same phase noise (-113dBc/Hz at 10MHz), DCVSL-R VCO consumes 30 percent less power than the DCVSL VCO. We also use the proposed DCVSL-R circuit to implement the 2.4GHz dual-modulus prescaler of a low power frequency synthesizer in 0.18 mu m technology. In measurements, the synthesizer exhibits -135dBc/Hz phase noise at 10MHz offset and 58 mu m settling time with 8.3mW power consumption, only 1.07mWof which is consumed by the dual modulus prescaler and the buffer that drives it. When compared to other dual modulus prescalers with similar division ratios and operating frequencies in literature, DCVSL-R dual modulus prescaler demonstrates the lowest power consumption. An all digital phase locked loop (ADPLL) that operates for a wide range of frequencies to serve as a multi-protocol compatible PLL for microprocessor and serial link applications, is presented. The proposed ADPLL is truly digital and is implemented in a standard complementary metal-oxide-semiconductor (CMOS) technology without any analog/RF or non-scalable components. It addresses the challenges that come along with continuous wide range of operation such as stability and phase frequency detection for a large frequency error range. A proposed multi-bit bidirectional smart shifter serves as the digitally controlled oscillator (DCO) control and tunes the DCO frequency by turning on/off inverter units in a large row/column matrix that constitute the ring oscillator. The smart shifter block is completely digital, consisting of standard cell logic gates, and is capable of tracking the row/column unit availability of the DCO and shifting multiple bits per single update cycle. This enables fast frequency acquisition times without necessitating dual loop fi lter or gear shifting mechanisms. The proposed ADPLL loop architecture does not employ costly, cumbersome DACs or binary to thermometer converters and minimizes loop filter and DCO control complexity. The wide range ADPLL is implemented in 90nm digital CMOS technology and has a 9-bit TDC, the output of which is processed by a 10-bit digital loop filter and a 5-bit smart shifter. In measurements, the synthesizer achieves 2.5GHz-7.3GHz operation while consuming 10mW/GHz power, with an active area of 0.23 mm2.

Die Spezifikationen und Toleranzbereiche heutiger Hochgeschwindigkeitsdatenübertragungstechnologien nehmen immer weiter an Komplexität, aufgrund der steigenden Informationsmenge, zu. Zur Verarbeitung von Daten in Frequenzbereichen oberhalb von einem Gigahertz sind Referenzsignale notwendig, welche ein äußerst geringes Phasenrauschen aufweisen um benachbarte Kanäle nicht zu beeinflussen. Diese Referenzsignale werden in Mischerschaltungen zur Modulation oder Demodulation zwischen radio frequency (RF)- und intermediate frequency (IF)-Signalen verwendet. Die benötigte Signalform ist eine Sinusschwingung, die nicht durch digitale Schaltungsblöcke erzeugt werden kann. Daher ist die Notwendigkeit von analogen LC-Oszillatoren gegeben. Die Erzeugung von höchst stabilen und hochfrequenten Signalen war lange Zeit teuren Silizium-Germanium-Technologien vorbehalten. Jedoch erfordert der steigende Integrationsgrad und der hart umkämpfte Markt, die Entwicklung von RF-Schaltungen in günstigen CMOS-Technologien. In Zusammenarbeit mit der Landshut Silicon Foundry soll dazu eine monolithisch integrierte Phase-Locked Loop (PLL) mit einer mittleren Ausgangsfrequenz von 2,44 GHz und einem Phasenrauschen kleiner -115 dBc/Hz bei einem Abstand von 1 MHz vom Träger entwickelt werden. Dabei wird das Hauptaugenmerk auf den Kern der PLL gelegt, welcher einen spannungsgesteuerten Oszillator, einen Phasen-/Frequenzdetektor, eine Ladungspumpe, einen Schleifenfilter und einen Frequenzteiler beinhaltet. Außerdem sollen Testszenarien vorgestellt werden, um die Eigenschaften der gefertigten PLL zu bestimmen und zu vergleichen.

Cette thèse porte sur l’analyse et la conception de générateurs de fréquence millimétrique à faible bruit de phase destinés à des applications de communication sans fil de très haut débit sur une technologie BiCMOS 0.25m. Spécifiquement, des applications backhauling sont visées sur le protocole de communication P2P (point-to-point), pour un système de radio hétérodyne (à faible fréquence intermédiaire) approprié pour les bandes entre 30–38GHz et de faible profondeur de modulation (2-3 bits /symbole). Une étude rigoureuse du comportement du bruit de phase en 1/f2 d’un oscillateur contrôlé en tension (du type paire différentielle croisée) en fonction de la fréquence d’oscillation est développée. Des facteurs essentiels pour la conception de ces oscillateurs tels que la plage de fréquence et la charge de la paire croisée sur le résonateur sont pris en compte dans l’analyse. L’étude révèle que lorsque la fréquence augmente, l’oscillateur passe à travers deux régimes d’opération différents, ici appelés région QL-limited et région QC- limited, qui résultent de la dépendance du facteur de qualité du résonateur à sa partie inductive (pour les basses fréquences d’oscillation) et sa partie capacitive (pour les hautes fréquences d’oscillation). De plus, l’impact de la plage de fréquence sur l’évolution du bruit de phase en 1/f2 a été considéré en utilisant un circuit classique à base d’un varactor et d’un condensateur du type MiM. Des équations simples et précises ont été calculées pour les paramètres du circuit afin d’obtenir une fréquence centrale souhaitée avec la variation de la capacité requise. Pour ce circuit, il a été démontré (et vérifié à travers des simulations du circuit) que le pire scénario du facteur de qualité peut être associé à la constante de temps d’un condensateur. Ce dernier a permis d’estimer aisément le facteur de qualité minimal de la partie capacitive du résonateur LC de l’oscillateur, pour une plage de fréquence donnée, en fonction de la fréquence d’oscillation. D’une manière similaire, et basée sur une analyse à petit signal, la constante de temps de la capacité de sortie de la paire croisé a été déterminée. Notamment cette constante de temps présente un comportement constant sur une large gamme de fréquences, ce qui permet d’évaluer facilement son facteur de qualité. Cette étude fournit les bases théoriques qui permettent l’évaluation du bruit de phase en 1/f2 d’une source de signal basée sur un oscillateur en mode fondamental, super-harmonique ou sous-harmonique. En effet, la supériorité des oscillateurs sous-harmoniques est démontrée et des équations simples sont proposées pour déterminer la performance maximale et les conditions dans lesquelles elles peuvent être atteintes. Enfin, un système de génération de signal est ainsi conçu et vérifié par des mesures sur un prototype. Le système est composé d’un VCO sous-harmonique suivi d’un tripleur de fréquence (ILFT) –verrouillé par injection. Le circuit est implémenté sur une technologie SiGe:C BiCMOS 0.25 m. Le tripleur implémente une configuration à émetteur commun, polarisé en courant, qui exploite la seconde harmonique du VCO afin d’améliorer l’efficacité de la génération du signal responsable de verrouiller le ILFT. A 30.8 GHz, le système atteint un bruit de phase de -112 dBc/Hz à 1MHz d’offset. La consommation totale de courant est de 38mA pour une tension d’alimentation de 2.5V. Un deuxième prototype a été réalisé pour un système de génération multibande, offrant ainsi trois sorties RF à 18 GHz, 34GHz et 68 GHz. Avec une plage de fréquence de 10% (mesurée par rapport à la fréquence centrale) pour chaque sortie RF. Le bruit de phase mesuré à 1MHz d’offset est respectivement de -113dBc/Hz, -107dBc/Hz et -100dBc/Hz.. / This thesis deals with the analysis and design of Low phase Noise Local-Oscillator(LO) sources suitable for backhauling applications on the frequencies 30-38GHz. The LO is intended to be used in a low-IF architecture for low order modulations (2-3 bits/symbol). This work was developed in collaboration with NXP Semiconductorsat CAEN, France, within the project RF2THz of the European program CATRENE.The original contributions in this work include a rigorous study of the 1/f2 phasenoise characteristics of the VCO (bipolar cross-coupled pair Voltage-Controlled-Oscillator) with the oscillating frequency. Key factors in the design of VCOs such as tuning range and the tank load given by the cross-coupled pair are considered in the analysis. The study reveals that as the frequency scales, the VCO passes through two different zones, named the QL-limited and the QC-limited region, that results from the dependence of the resonator quality factor on its inductive part (for low oscillating frequencies) and its capacitive part (for high oscillating frequencies). Moreover, the impact of the tuning range on the 1/f2 phase noise evolution was captured by using a classical circuit based on an AC-coupled varactor and a MiM capacitor. Simple and accurate equations were derived for the circuit parameters in order to achieve a desired central frequency with the required capacitance variation. For this circuit, it is demonstrated (and verified through circuit simulations) that the lowest quality factor scenario can be associated to the time-constant of a lossy capacitor. The latter allows to estimate easily the minimum quality factor of the capacitive part of the VCO LC tank, for a given tuning range, as a function of the oscillating frequency. In a similar way, and based on a small signal analysis, the time-constant of the output capacitance of the bipolar cross-coupled pair was derived. Interesting, this time constant shows a constant behavior over a wide frequency range, thereby allowing to estimate easily its quality factor. This study set the bases for an analytical framework that enables the evaluation of the 1/f2 phase noise performances of local oscillator sources working either on fundamental,super-harmonic or sub-harmonic mode. The superiority in terms of 1/f2 phase noise of local oscillators based on sub-harmonic oscillators is thus demonstrated and simple equations are derived to determine the maximum performance and the conditions on which this can be achieved. Finally, a signal generation system intended for a low-IF point-to-point fixed radio system in the Ka-Band band is thus designed and verified through prototype measurements.The system is composed by a sub-harmonic VCO followed by an injectionlocked frequency tripler (ILFT) and it is designed in a 0.25m BiCMOS SiGe:C technology. The ILFT implements a cascode current-biased common emitter configuration that exploits the second harmonic of the VCO to enhance the efficiency in the generation of the injecting signal responsible for the ILFT locking. At 30.8GHz, the system achieves a phase noise of -112dBc/Hz at 1MHz offset. The total current consumption is 38mA for a supply voltage of 2.5V. A second prototype is designed for a multiband LO generation, providing thus three RF outputs at 18GHz, 34GHz and 68GHz. With a measured tuning range of 10% for each RF output, the measured phase noise at 1MHz is -113dBc/Hz, -107dBc/Hz and -100dBc/Hz respectively.

Die Spezifikationen und Toleranzbereiche heutiger Hochgeschwindigkeitsdatenübertragungstechnologien nehmen immer weiter an Komplexität, aufgrund der steigenden Informationsmenge, zu. Zur Verarbeitung von Daten in Frequenzbereichen oberhalb von einem Gigahertz sind Referenzsignale notwendig, welche ein äußerst geringes Phasenrauschen aufweisen um benachbarte Kanäle nicht zu beeinflussen. Diese Referenzsignale werden in Mischerschaltungen zur Modulation oder Demodulation zwischen radio frequency (RF)- und intermediate frequency (IF)-Signalen verwendet. Die benötigte Signalform ist eine Sinusschwingung, die nicht durch digitale Schaltungsblöcke erzeugt werden kann. Daher ist die Notwendigkeit von analogen LC-Oszillatoren gegeben. Die Erzeugung von höchst stabilen und hochfrequenten Signalen war lange Zeit teuren Silizium-Germanium-Technologien vorbehalten. Jedoch erfordert der steigende Integrationsgrad und der hart umkämpfte Markt, die Entwicklung von RF-Schaltungen in günstigen CMOS-Technologien. In Zusammenarbeit mit der Landshut Silicon Foundry soll dazu eine monolithisch integrierte Phase-Locked Loop (PLL) mit einer mittleren Ausgangsfrequenz von 2,44 GHz und einem Phasenrauschen kleiner -115 dBc/Hz bei einem Abstand von 1 MHz vom Träger entwickelt werden. Dabei wird das Hauptaugenmerk auf den Kern der PLL gelegt, welcher einen spannungsgesteuerten Oszillator, einen Phasen-/Frequenzdetektor, eine Ladungspumpe, einen Schleifenfilter und einen Frequenzteiler beinhaltet. Außerdem sollen Testszenarien vorgestellt werden, um die Eigenschaften der gefertigten PLL zu bestimmen und zu vergleichen.

This thesis presents the analysis, design and characterization of an integrated high-frequency phase-locked loop (PLL) frequency multiplier. The frequency multiplier is novel in its use of a low multiplication factor of 4 and a fully differential topology for rejection of common mode interference signals. The PLL is composed of a voltage controlled oscillator (VCO), injection-locked frequency divider (ILFD) for the first divide-by-two stage, a static master-slave flip-flop (MSFF) divider for the second divide-by-two stage and a Gilbert cell mixer phase detector (PD). The circuit has been fabricated using a standard CMOS 0.18-um process based on its relatively low cost and ready availability. The PLL frequency multiplier generates an output signal at 26 GHz and is the highest operational frequency PLL in the technology node reported to date. Time domain phase plane analysis is used for prediction of PLL locking range based on initial conditions of phase and frequency offsets. Tracking range of the PLL is limited by the inherent narrow locking range of the ILFD, and is confirmed via experimental results. The performance benefits of the fully differential PLL are experimentally confirmed by the injection of differential- and common-mode interfering signals at the VCO control lines. A comparison of the common- and differential-mode modulation indices reveals that a common mode rejection ratio (CMRR) of greater than 20 dB is possible for carrier offset frequencies of less than 1 MHz. Closed-loop frequency domain transfer functions are used for prediction of the PLL phase noise response, with the PLL being dominated by the reference and VCO phase noise contributions. Regions of dominant phase noise contributions are presented and correlated to the overall PLL phase noise performance. Experimental verifications display good agreement and confirm the usefulness of the techniques for PLL performance prediction. The PLL clock multiplier has an operational output frequency of 26.204 to 26.796 GHz and a maximum output frequency step of 16 MHz. Measured phase noise at 1 MHz offset from the carrier is -103.9 dBc/Hz. The PLL clock multiplier core circuit (VCO/ILFD/MSFF Divider/PD) consumes 186 mW of combined power from 2.8 and 4.3 V DC rails. / Thesis (Ph.D, Electrical & Computer Engineering) -- Queen's University, 2009-04-24 11:31:35.384

The main aim of the thesis is to develop a solution of a frequency synthesizer for a microwave communication systems. Specifically, it suggests a design for frequency synthesizer with phase-locked loop. At beginning of the thesis the principle and basic properties of this method of signal generation are explained. Then it is followed by a brief discussion of the parameters of synthesizers and their influence on design. Another part of the work is the analysis of circuit the frequency synthesizer with the phase-locked loop MAX2871, which is followed by a proposal for the design of the frequency synthesizer module hardware. The last part of the work deals with practical implementation, verification of function and measurement of achieved parameters and their evaluation.

A digital system is often required to operate under a specific frequency. A ring oscillator can be helpful in this circumstance because it can generate a signal with a specific frequency. However, a ring oscillator is also sensitive to the environment temperature. With the increasing requirement of accuracy and stability, many approaches appear worldwide to make a temperature-insensitive ring oscillator. This thesis project presents an approach to compensate the temperature effect on a Current Starved Ring Oscillator(CSRO). More concretely, we researched how to achieve temperature compensation for CSRO in a digitally-controlled configuration. A Phase Frequency Detector (PFD) block is adapted to sense the frequency difference between the reference frequency and CSRO frequency. Two Charge Pumps (CP)are used to quantify the difference in voltage signal. A Dynamic Comparator block compares the signals from CPs. A following Bidirectional Counter block can count up or down to change the current in CSRO by a four-bit signal. In the end, the CSRO can generate an oscillating signal at the appropriate frequency after some adaptation time. This proposed circuit was realized with AMS 0.35 um CMOS technology and simulated using the Cadence tools. Power consumption, temperature compensation analysis and voltage supply compensation analysis under different temperatures are also performed in the project.

In der Dissertationsschrift wird ein neuartiges Konzept der Realisierung der Direkten Digitalen Frequenzsynthese (DDS) vorgestellt. Ausgehend von der analysierten Literatur werden das Wirkprinzip eines Standard-DDS-Synthesizer analysiert und Möglichkeiten zur Aufwandsreduktion untersucht. Ein neuartiger Ansatz zur Realisierung einer vollständig digitalen DDS ergibt sich in der Anwendung der Pulse-Output-DDS. Bei der Pulse-Output-DDS wird neben dem D/A-Wandler auch die Sinus-ROM-Tabelle aus dem prinzipiellen Aufbau der Standard-DDS entfernt. Ausgehend von einer derart modifizierten DDS-Struktur wird ein geeignetes DDS-Modell entwickelt, mit welchem alle auftretenden Synthesefehler systematisch erfaßt und bewertet werden können. Die gewonnenen Erkenntnisse über die prinzipbedingten Synthesefehler bilden die Grundlage für Erweiterungen der Pulse-Output-DDS mit deren Hilfe eine qualitative Verbesserung des synthetisierten Signals erreicht wird. Dabei steht vor allem die Anwendung von Verfahren der digitalen Signalverarbeitung im Vordergrund, die zu einer Verringerung bzw. Kompensation oder zu einer spektralen Veränderung des auftretenden DDS-Fehlersignals geeignet sind. Es werden die erreichbaren Verbesserungen, aber auch die theoretischen und praktischen Grenzen von folgenden Verfahren aufgezeigt: absolute Verringerung des DDS-Fehlersignals Dithering des DDS-Fehlersignals Rauschformung (Noise-Shaping) des Fehlersignalspektrums Insbesondere bei der Rauschformung werden unterschiedliche Ansätze untersucht und bewertet mit dem Ziel, ein optimales Verfahren für den Rauschformungsprozeß bei der Verwendung in einer Pulse-Output-DDS zu finden. Durch die echtzeitfähige Implementation eines erweiterten DDS-Systems in einem Standard-CMOS-Prozeß werden die gefundenen theoretischen Lösungen verifiziert.

In der Dissertationsschrift wird ein neuartiges Konzept der Realisierung der Direkten Digitalen Frequenzsynthese (DDS) vorgestellt. Ausgehend von der analysierten Literatur werden das Wirkprinzip eines Standard-DDS-Synthesizer analysiert und Möglichkeiten zur Aufwandsreduktion untersucht. Ein neuartiger Ansatz zur Realisierung einer vollständig digitalen DDS ergibt sich in der Anwendung der Pulse-Output-DDS. Bei der Pulse-Output-DDS wird neben dem D/A-Wandler auch die Sinus-ROM-Tabelle aus dem prinzipiellen Aufbau der Standard-DDS entfernt. Ausgehend von einer derart modifizierten DDS-Struktur wird ein geeignetes DDS-Modell entwickelt, mit welchem alle auftretenden Synthesefehler systematisch erfaßt und bewertet werden können. Die gewonnenen Erkenntnisse über die prinzipbedingten Synthesefehler bilden die Grundlage für Erweiterungen der Pulse-Output-DDS mit deren Hilfe eine qualitative Verbesserung des synthetisierten Signals erreicht wird. Dabei steht vor allem die Anwendung von Verfahren der digitalen Signalverarbeitung im Vordergrund, die zu einer Verringerung bzw. Kompensation oder zu einer spektralen Veränderung des auftretenden DDS-Fehlersignals geeignet sind. Es werden die erreichbaren Verbesserungen, aber auch die theoretischen und praktischen Grenzen von folgenden Verfahren aufgezeigt: absolute Verringerung des DDS-Fehlersignals Dithering des DDS-Fehlersignals Rauschformung (Noise-Shaping) des Fehlersignalspektrums Insbesondere bei der Rauschformung werden unterschiedliche Ansätze untersucht und bewertet mit dem Ziel, ein optimales Verfahren für den Rauschformungsprozeß bei der Verwendung in einer Pulse-Output-DDS zu finden. Durch die echtzeitfähige Implementation eines erweiterten DDS-Systems in einem Standard-CMOS-Prozeß werden die gefundenen theoretischen Lösungen verifiziert.