Les travaux de thèse présentés se situent dans le contexte de la conception de circuits intégrés en technologie CMOS avancée pour des applications radiofréquence à très faible consommation de puissance. Les circuits sont conçus à travers deux concepts. Le premier est l'utilisation du coefficient d'inversion qui permet de normaliser le transistor en fonction de sa taille et de sa technologie, ceci permet une analyse rapide pour différentes performances visées ou différentes technologies. La deuxième approche est d'utiliser un facteur de mérite pour trouver la polarisation la plus adéquate d'un circuit en fonction de ses performances. Ces deux principes ont été utilisés pour définir des méthodes de conception efficaces pour deux blocs radiofréquence : l'amplificateur faible bruit et l'oscillateur. / Thesis work are presented in the context of the integrated circuits design in advanced CMOS technology for ultra low power RF applications. The circuits are designed around two concepts. The first is the use of the inversion coefficient to normalize the transistor as a function of its size and its technology, this allows a quick analysis for different performances or different technologies. The second approach is to use a figure of merit to find the most appropriate polarization of a circuit based on its performance. These two principles were used to define effective design methods for two RF blocks: low noise amplifier and oscillator.

Grâce au confort d’utilisation qu’elles procurent, les technologies sans fil se retrouvent aujourd’hui dans un vaste panel d’applications. Ainsi le nombre d’éléments de transmission/réception radio se multiplie. Aujourd’hui pour réduire les consommations des éléments radio, il faut les rendre davantage efficaces notamment pour la partie réception. En effet, pour les communications asynchrones, les récepteurs consomment inutilement de l’énergie à attendre qu’une transmission soit faite. Dans l’objectif de réduire ce gaspillage d’énergie, des nouveaux standards ont vu le jour tel que le Zigbee et le Bluetooth Low Energy. Les performances en consommation procurées par ces deux standards résident sur leur fonction périodique à très faible rapport cyclique. Une nouvelle solution émergente pour réduire drastiquement la consommation des récepteurs en les rendant plus efficaces est l’utilisation de récepteur d’activation. Les récepteurs d’activation ou récepteur de réveil sont des récepteurs simples ce qui leur permet d’atteindre une ultra basse consommation uniquement en charge de guetter l’arrivée d’une trame et de réveiller le récepteur principal, placé en veille au préalable, pour traitement de cette dernière. Le récepteur d’activation proposé ici a été réalisé dans la technologie CMOS 160 nm de NXP. Il offre une sensibilité de -54 dBm, pour une consommation moyenne de 35 μA, prodiguant une portée de 70m à 433,92 MHz pour une puissance de 10 dBm émis. Ce récepteur ASK se distingue des autres récepteurs d’activation par le système de calibration breveté avec ajustement automatique la tension de référence requise pour la démodulation. Ce système rend le circuit robuste au problème d’offset DC et ne consomme aucun courant lorsque le circuit est en écoute. Le récepteur d’activation reconnaît un code de Manchester de 24 bits à 25 kbps, programmable grâce à une interface SPI. / Wireless technologies are now widespread due to the easiness of use they provide. Consequently, the number of radio devices increases. Despite of the efforts to reduce radio circuits power consumption as they are more and more numerous, now they must achieve ultra-low power consumption. Today, radio devices are made more efficient to reduce their power consumption especially for the receiving part. Indeed, for asynchronous communication, a lot of energy is wasted by the receiver waiting for a transmission. In order to avoid this waste, new standards have been created such as Zigbee and Bluetooth Low Energy. Due to periodic operation with ultra-low duty cycle, they provide ultra-low power consumption. Another solution to drastically reduce the power consumption has emerged, wake-up receiver. Wake-up receivers are based in simple architecture to provide ultra-low power consumption, they are only in charge to wait for a frame and when it occurs, wake-up the main receiver put in standby mode before that. The proposed wake-up receiver has been designed in NXP CMOS technology 160 μm. It provides a-54 dBm sensitivity, consuming 35 μA which allows a 70m range considering a 10 dBm emitter at 433,92 MHz. This wake-up receiver operates with ASK modulation, compared to others it provides a smart patented calibration system to get the necessary reference voltage for demodulation. This mechanism provide DC offset robustness and does not drain any current while the wake-up receiver is operating. To wake up the main receiver a 24 bits programmable Manchester code is required. This code at 25 kbps is programmable by the use of an SPI interface.

Le réseau de capteurs porté est une technologie d’avenir prometteuse à multiple domaines d’application allant du médical à l’interface homme machine. Le projet BoWI a pour ambition d’évaluer la possibilité d’élaborer un réseau de capteurs utilisable au quotidien dans un large spectre d’applications et ergonomiquement acceptable pour le grand public. Cela induit la nécessité de concevoir un nœud de réseau ultra basse consommation pour à la fois convenir à une utilisation prolongée et sans encombrement pour le porteur. La solution retenue est de concevoir un nœud capable de travailler avec une énergie comparable à ce que l’état de l’art de la récolte d’énergie est capable de fournir. Une solution ASIC est privilégiée afin de tenir les contraintes d’intégration et de basse consommation. La conception de l’architecture dédiée a nécessité une étude préalable à plusieurs niveaux. Celle-ci comprend un état de l’art de la récolte d’énergie afin de fixer un objectif de budget énergie/puissance de notre système. Une étude des usages du système a été nécessaire notamment pour la reconnaissance postures afin de déterminer les cas d’applications types. Cette étude a conduit au développement d’algorithmes permettant de répondre aux applications choisies tout en s’assurant de la viabilité de leurs implantations. Le budget énergie fixé est un objectif de 100µW. Les applications choisies sont la reconnaissance de posture, la reconnaissance de geste et la capture de mouvement. Les solutions algorithmiques choisis sont une fusion de données de capteurs inertiels par Filtre de Kalman étendu (EKF) et l’ajout d’une classification par analyse en composante principale. La solution retenue pour obtenir des résultats d’implémentation est la synthèse de haut niveau qui permet un développement rapide. Les résultats de l’implantation matérielle sont dominés principalement par l’EKF. À la suite de l’étude, il apparait qu’il est possible avec une technologie 28nm d’atteindre les objectifs de budget énergie pour la partie algorithme. Une évaluation de la gestion haut niveau de tous les composants du nœud est également effectuée afin de donner une estimation plus précise des performances du système dans un cas d’application réel. Une contribution supplémentaire est obtenue avec l’ajout de la détection d’activité qui permet de prédire la charge de calcul nécessaire et d’adapter dynamiquement l’utilisation des ressources de traitement et des capteurs afin d’optimiser l’énergie en fonction de l’activité / Wireless Body Sensor Network (WBSN) is a promising technology that can be used in a lot of application domains from health care to Human Machine Interface (HMI). The BoWI project ambition is to evaluate and design a WBSN that can be used in various applications with daily usage and accessible to the public. This necessitates to design a ultra-low power node that reach a day of use without discomfort for the user. The elected solution is to design a node that operates with the power budget similar to what can be provided by the state of the art of the energy harvesting. An Application Specific Integrated Circuit (ASIC) solution is privileged in order to meet the integration and low power constraints. Designing the dedicated architecture required a preliminary study at several level which are: a state of the art of the energy harvesting in order to determine the objective of energy/power budget of our system, A study of the usage of the system to determine and select typical application cases. A study of the algorithms to address the selected applications while considering the implementation viability of the solutions. The power budget objective is set to 100µW. The application selected are the posture recognition, the gesture recognition and the motion capture. The algorithmic solution proposed are a data-fusion based on an Extended Kalman FIlter (EKF) with the addition of a classification using Principal Component Analysis (PCA). The implementation tool used to design the architecture is an High Level Synthesis (HLS) solution. Implementation results mainly focus on the EKF since this is by far the most power consuming digital part of the system. Using a 28nm technology the power budget objective can be reached for the algorithmic part. A study of the top level management of all components of the node is done in order to estimate performances of the system in real application case. This is possible using an activity detection which dynamically estimates the computing load required and then save a maximum of energy while the node is still.

Today’s microprocessors with millions of transistors perform high-complexitycomputing at multi-gigahertz clock frequencies. Clock generation and clockdistribution are crucial tasks which determine the overall performance of amicroprocessor. The ever-increasing power density and speed call for newmethodologies in clocking circuitry, as the conventional techniques exhibit manydrawbacks in the advanced VLSI chips. A significant percentage of the total dynamicpower consumption in a microprocessor is dissipated in the clock distributionnetwork. Also since the chip dimensions increase, clock jitter and skew managementbecome very challenging in the framework of conventional methodologies. In such asituation, new alternative techniques to overcome these limitations are demanded. The main focus in this thesis is on new circuit techniques, which treat thedrawbacks of the conventional clocking methodologies. The presented research in thisthesis can be divided into two main parts. In the first part, challenges in design ofclock generators have been investigated. Research on oscillators as central elements inclock generation is the starting point to enter into this part. A thorough analysis andmodeling of the injection-locking phenomenon for on-chip applications show greatpotential of this phenomenon in noise reduction and jitter suppression. In thepresented analysis, phase noise of an injection-locked oscillator has been formulated.The first part also includes a discussion on DLL-based clock generators. DLLs haverecently become popular in design of clock generators due to ensured stability,superior jitter performance, multiphase clock generation capability and simple designprocedure. In the presented discussion, an open-loop DLL structure has beenproposed to overcome the limitations introduced by DLL dithering around the averagelock point. Experimental results reveals that significant jitter reduction can beachieved by eliminating the DLL dithering. Furthermore, the proposed structuredissipates less power compared to the traditional DLL-based clock generators.Measurement results on two different clock generators implemented in 90-nm CMOSshow more than 10% power savings at frequencies up to 2.5 GHz. In the second part of this thesis, resonant clock distribution networks have beendiscussed as low-power alternatives for the conventional clocking schemes. In amicroprocessor, as clock frequency increases, clock power is going to be thedominant contributor to the total power dissipation. Since the power-hungry bufferstages are the main source of the clock power dissipation in the conventional clock distribution networks, it has been shown that the bufferless solution is the mosteffective resonant clocking method. Although resonant clock distribution shows greatpotential in significant clock power savings, several challenging issues have to besolved in order to make such a clocking strategy a sufficiently feasible alternative tothe power-hungry, but well-understood, conventional clocking schemes. In this part,some of these issues such as jitter characteristics and impact of tank quality factor onoverall performance have been discussed. In addition, the effectiveness of theinjection-locking phenomenon in jitter suppression has been utilized to solve the jitterpeaking problem. The presented discussion in this part is supported by experimentalresults on a test chip implemented in 130-nm CMOS at clock frequencies up to 1.8GHz. / Mikroprocessorer till dagens datorer innehåller hundratals miljoner transistorersom utför åtskilliga miljarder komplexa databeräkningar per sekund. I stort settalla operationer i dagens mikroprocessorer ordnas genom att synkronisera demmed en eller flera klocksignaler. Dessa signaler behöver ofta distribueras överhela chippet och driva alla synkroniseringskretsar med klockfrekvenser pååtskilliga miljarder svängningar per sekund. Detta utgör en stor utmaning förkretsdesigners på grund av att klocksignalerna behöver ha en extremt högtidsnoggranhet, vilket blir svårare och svårare att uppnå då chippen blir större.Idealt ska samma klocksignal nå alla synkroniseringskretsar exakt samtidigt föratt uppnå optimal prestanda, avvikelser ifrån denna ideala funktionalitet innebärlägre prestanda. Ytterliggare utmaningar inom klockning av digitala chip, är atten betydande andel av processorns totala effekt förbrukas i klockdistributionen.Därför krävs nya innovativa kretslösningar för att lösa problemen med bådeonoggrannheten och den växande effektförbrukningen i klockdistributionen. att lösa de problem som finns i dagens konventionella kretslösningar förklocksignaler på chip. I den första delen av denna avhandling presenterasforskningsresultat på oscillatorer vilka utgör mycket viktiga komponenter igeneringen av klocksignalerna på chippen. Teoretiska studier avfaslåsningsfenomen i integrerade klockoscillatorer har presenterats. Studiernahar visat att det finns stor potential för reducering av tidsonoggrannhet iklocksignalerna med hjälp av faslåsning till en annan signal. I avhandlingensförsta del presenteras även en diskussion om klockgeneratorer baserade påfördröjningslåsta element. Dessa fördröjningslåsta elementen, kända som DLLkretsar, har egenskapen att de kan fördröja en klocksignal med en bestämdfördröjning, vilket möjliggör skapandet av multipla klockfaser. En nykretsteknik har introducerats för klockgenerering av multipla klockfaser vilken reducerar effektförbrukningen och onoggranheten i DLL-baseradeklockgeneratorer. I denna teknik används en övervakningskrets vilken ser till attalla delar i klockgeneratorn utnyttjas effektivt och att oanvända kretsarinaktiveras. Baserat på experimentalla mätresultat från tillverkade testkretsar ikisel har en effektbesparing på mer än 10% uppvisats vid klockfrekvenser påupp till 2.5 GHz tillsammans med en betydande ökning av klocknoggranheten. I avhandlingens andra del diskuteras en klockdistributionsteknik som baseraspå resonans, vilken har visat sig vara ett lovande alternativ till konventionllabufferdrivna klockningstekniker när det gäller minskande effektförbrukning.Principen bakom tekniken är att återanvända den energi som utnyttjas till attladda upp klocklasten. Teoretiska resonemang har visat att storaenergibesparingar är möjliga, och praktiska mätningar på tillverkadeexperimentchip har visat att effektförbrukingen kan mer än halveras. Ettproblem med den föreslagna klockningstekniken är att data som används iberäkningarna kretsen direkt påverkar klocklasten, vilket även påverkarnoggranheten på klocksignalen. För att komma till rätta med detta problemetpresenteras en teknik, baserad på forskning inom ovan nämndafaslåsningsfenomen, som kan minska onoggrannheten på klocksignalen medöver 50%. Både effektbesparingen och förbättringen av tidsnoggranheten harverifierats med hjälp av mätningar på tillverkade chip vid frekvenser upp mot1.8 GHz.

Ce travail de thèse s'insère dans la Recherche et Développement du Photovoltaïque. L'objectif était d'étudier, développer et optimiser un nouveau procédé plasma de dépôt pour l'élaboration de couches minces d'oxyde de zinc (ZnO) pour l'application de couche fenêtre dans les cellules solaires de type Cu(In,Ga)Se2. La particularité de ce procédé est de réaliser rapidement des couches d'oxyde (≥ 0,6 nm/s) à partir d'une solution aqueuse de précurseurs non toxiques, interagissant, sous forme de gouttes, avec le plasma. La faisabilité du dépôt de ZnO par le réacteur plasma basse puissance (LPPR) a été vérifiée en obtenant des couches de ZnO homogènes, cristallines et transparentes grâce à l'optimisation des paramètres du réacteur. Le diagnostic du réacteur plasma et la modélisation/simulation du réacteur nous ont permis de constater que l'état physique et la taille des gouttes influent sur la qualité des couches d'oxyde. Des cellules solaires ont été réalisées permettant de valider la qualité des couches de ZnO obtenues via notre procédé plasma. Les meilleurs rendements sont d'environ 14 % ce qui est très prometteur pour les recherches futurs. L'étude du dopage de type N du ZnO a été abordé dans le but de réaliser une couche fenêtre complète par le réacteur LPPR. Cependant beaucoup d'améliorations et d'études restent à faire telles que la mise en place d'un système d'injection sophistiqué, ou encore l'investigation approfondie sur le dopage. Néanmoins une étude des coûts matières/énergie du procédé a été réalisée afin de pouvoir positionner le réacteur plasma parmi les autres techniques employées pour la réalisation de cellules CIGS. / This work is part of the Research and Development of Photovoltaic. The aim was to study, develop and optimize a new deposition plasma process for the elaboration of zinc oxide thin layers (ZnO) as the window layer in Cu(In,Ga)Se2 solar cells of. The particularity of this process is to quickly realize oxide layers (≥ 0.6 nm/s) from an aqueous solution of non-toxic precursors, interacting in the form of droplets, with the plasma. The feasibility of the ZnO deposition by the low power plasma reactor (LPPR) was checked by obtaining homogeneous, crystalline and transparent layers of ZnO thanks to the optimization of reactor parameters. The diagnostic and modeling / simulation of the plasma reactor allowed us to see that the physical state and droplet size affect the quality of the oxide layers. Solar cells were created to validate the quality of ZnO layers obtained via our plasma process. The best obtained efficiency is about 14% which is very promising for future research. The study of doping N type ZnO was addressed in order to achieve a complete window layer by LPPR reactor. However many improvements and studies are still needed, such as the establishment of a sophisticated injection system, or the thorough investigation on doping. Nevertheless a cost study about material/energy of the process was conducted in order to place the plasma reactor among other techniques used for the production of CIGS solar cells.

Au cours des dernières années, la révolution numérique a continué sa progression. Les technologies de l'information et des communications (TIC) ont totalement changé la vie quotidienne des gens à leur domicile (concept de « maison numérique »). Pendant ce temps, non seulement le volume des émissions de CO2 produit par les TIC, ce qu'on appelle l'empreinte carbone, est sans cesse en croissance mais elle s'accompagne également d'une hausse du prix de l'électricité, augmentant fortement la part des équipements numériques dans la budget global des ménages. Ainsi, pour des raisons environnementale et économique, réduire la consommation d'énergie dans les nombreux équipements du réseau domestique est devenu un enjeu majeur. Dans ce contexte, la thèse porte sur la conception, l'évaluation et la mise en œuvre d'un ensemble de mécanismes dans le but de répondre aux problèmes de consommation d'énergie sur les réseaux locaux rassemblant les équipements numériques domestiques. Nous proposons un réseau de contrôle qui est formé par des noeuds de contrôle de l'énergie placés au-dessus du réseau traditionnel. Chaque nœud de contrôle est relié à un dispositif en vue de coordonner les états d'alimentation de l'équipement domestique associé.. Un démonstrateur pour un système Home Power Efficiency (HOPE) a également été mis en œuvre. Il démontre la faisabilité de la solution technique que nous proposons pour le contrôle de l'énergie dans un réseau domestique réel avec des scénarios réels qui sont souvent utilisées par utilisateur. Après avoir analysé le mode d'utilisation des équipements du réseau domestique, nous proposons un système de gestion d'énergie qui contrôle ces équipements minimisant ainsi que leur consommation. Le système est basé sur l'analyse des services collaboratifs, chaque service est découpé en blocs fonctionnels atomiques, distribués dans les différents équipements. Cela permet de gérer avec plus de précision les besoins énergétiques de chaque équipement de manière à n'alimenter que les composants nécessaires au service demandé. Pour conclure ces travaux, nous avons également cherché à minimiser les impacts de l'économie d'énergie sur la qualité d'expérience perçue par l'utilisateur (notamment le délai d'activation des services). Nous proposons un système de gestion d'énergie pour des services collaboratifs offrant plusieurs compromis possibles entre la consommation d'énergie et le délai d'activation des services dans un réseau domestique. Il est complété par un algorithme d'apprentissage du comportement des utilisateurs domestiques. / In recent years, Information and Communications Technology (ICT) has totally changed the people daily life in the Digital Home. Meanwhile, not only the amount of CO2 emission of ICT, so called ''footprint'', is increasing without cease, but also the price of electricity is constantly rising. Thus, it is quite important to reduce energy consumption in the home network and home devices for the environmental and economic reasons. In order to cope with this context, the thesis concerns the design, the evaluation, and the implementation of a novel set of mechanisms with the purpose of responding to home network energy consumption problems. We proposed firstly an Overlay Energy Control Network which is formed by the overlay energy control nodes. Each node is connected to one device which forms an overlay control network to coordinate the power states of the device. Then, a testbed for HOme Power Efficiency system (HOPE) is implemented to demonstrate the technical solution for energy control in a real home network environment with several frequently used scenarios. After analyzing user's way of use of their home network equipment, we propose a power management which controls the devices based on the analysis of the collaborative services. These frequently used collaborative services require different functional blocks in different devices. This model provides the possibility to turn on the right requested functional blocks in the right device at the right moment. Finally, based on the former contribution, the collaborative overlay power management offers several possible tradeoffs between the power consumption and the waiting delay in the home network.

Submitted by Nadir Basilio (nadirsb@uninove.br) on 2018-06-19T18:22:47Z No. of bitstreams: 1 Simone Aparecida Penimpedo Calamita.pdf: 1350951 bytes, checksum: 877af65720abb256a060fcb1e6402439 (MD5) / Made available in DSpace on 2018-06-19T18:22:47Z (GMT). No. of bitstreams: 1 Simone Aparecida Penimpedo Calamita.pdf: 1350951 bytes, checksum: 877af65720abb256a060fcb1e6402439 (MD5) Previous issue date: 2015-12-15 / The nonspecific neck pain (CI), can provide great personal suffering has as a possible consequence, disability and reduced quality of life and labor productivity, and generate high social and economic costs for patients and society. Thus, the aim of this study was to evaluate the immediate effect of low power laser irradiation (LBP) on the electromyographic (EMG) activity of the trapezius muscle descending fibers (PDT) in patients with IC. This was a crossover design, controlled, randomized double-blind, composed of 20 individuals with IC. Each individual received a radiation session with LBP continuous mode (wavelength: 880 nm, power of 30mW, power density: 1.07 W / cm; beam area: 0,028 cm2; energy density: 72J / cm2, energy total per point: J 2, irradiation time: 67 s) and LBP treatment with placebo (LBPP) (no dosimetric parameters). Randomization of the participants compared to the LBP or LBPP treatment was performed by drawing. The effects of therapy were verified through the Verbal Numeric Scale of Pain (EVND), it measures the area of pain, and the electromyographic activity of the PDT muscle. In the pre and post treatment with LBP and LBPP comparison was no significant change observed in pain intensity obtained by EVND (F = 1.93; p = 0.17) regardless of the type of intervention (treatment group vs) (F = 0, 02, p = 0.96) as well as the dad or area (p = 0.11) and LPBP (p = 0.06). An increase and a significant decrease in nerve conduction velocity and amplitude of the EMG signal respectively, were found in the treatment LBPP while no changes were found in for treatment with LBP. In this study, a single laser dose not provide analgesia to patients with IC however, the electromyographic analysis showed an ergogenic effect on muscle after PDT treatment. / A cervicalgia inespecífica (CI), pode proporcionar grande sofrimento pessoal tendo como possível conseqüência, a incapacidade e a redução da qualidade de vida e da produtividade laboral, além de gerar altos custos socioeconômicos para os pacientes e a sociedade. Dessa forma, o objetivo desse estudo foi avaliar o efeito imediato da irradiação do laser de baixa potência (LBP) sobre a atividade eletromiográfica (EMG) do músculo trapézio fibras descendentes (TFD) em pacientes com CI. Esse foi um estudo cruzado, controlado, randomizado duplo cego, composto por 20 mulheres com CI. Cada indivíduo recebeu uma sessão de irradiação com LBP modo contínuo (comprimento de onda: 880 nm; potência de 30mW; densidade de potência: 1,07 W/cm; área do feixe: 0,028 cm2; densidade de energia: 72J/cm2; energia total por ponto: 2 J; tempo de irradiação: 67 s) e um tratamento com LBP placebo (LBPP) (sem parâmetros dosimétricos). A aleatorização dos participantes em relação ao tratamento LBP ou LBPP foi realizada por meio de sorteio. Os efeitos da terapia foram verificados por meio da Escala Numérica Verbal de Dor (EVND), mensuração da área de dor, e pela atividade eletromiográfica do músculo TFD. Na comparação pré e pós tratamento com LBP e LBPP não foi verificada alteração significativa na intensidade da dor obtida pela EVND (F=1,93; p = 0,17) independente do tipo de intervenção (tratamento vs grupo) (F=0,02; p = 0,96) assim como pela àrea da dor (p = 0,11) e LPBP (p= 0,06). Um aumento e uma diminuição significativa da velocidade de condução nervosa e da amplitude do sinal EMG respectivamente, foram encontradas no tratamento com LBPP enquanto que, nenhuma alteração foi encontrada para o tratamento com LBP. Nesse estudo, uma única dose de laser não proporcionou analgesia aos indivíduos com CI porém, a análise eletromiográfica demonstrou um efeito ergogênico no músculo TFD após o tratamento.

Power consumption is one of the main design constraints in today’s integrated circuits. For systems powered by small non-rechargeable batteries over their entire lifetime, such as medical implant devices, ultra-low power consumption is paramount. In these systems, analog-to-digital converters (ADCs) are key components as the interface between the analog world and the digital domain. This thesis addresses the design challenges, strategies, as well as circuit techniques of ultra-low-power ADCs for medical implant devices. Medical implant devices, such as pacemakers and cardiac defibrillators, typically requirelow-speed, medium-resolution ADCs. The successive approximation register (SAR) ADC exhibits significantly high energy efficiency compared to other prevalent ADC architectures due to its good tradeoffs among power consumption, conversion accuracy, and design complexity. To design an energy-efficient SAR ADC, an understanding of its error sources as well as its power consumption bounds is essential. This thesis analyzes the power consumption bounds of SAR ADC: 1) at low resolution, the power consumption is bounded by digital switching power; 2) at medium-to-high resolution, the power consumption is bounded by thermal noise if digital assisted techniques are used to alleviate mismatch issues; otherwise it is bounded by capacitor mismatch.  Conversion of the low frequency bioelectric signals does not require high speed, but ultra-low-power operation. This combined with the required conversion accuracy makes the design of such ADCs a major challenge. It is not straightforward to effectively reduce the unnecessary speed for lower power consumption using inherently fast components in advanced CMOS technologies. Moreover, the leakage current degrades the sampling accuracy during the long conversion time, and the leakage power consumption contributes to a significant portion of the total power consumption. Two SAR ADCs have been implemented in this thesis. The first ADC, implemented in a 0.13-µm CMOS process, achieves 9.1 ENOB with 53-nW power consumption at 1 kS/s. The second ADC, implemented in a 65-nm CMOS process, achieves the same resolution at 1 kS/s with a substantial (94%) improvement in power consumption, resulting in 3-nW total power consumption. Our work demonstrates that the ultra-low-power operation necessitates maximum simplicity in the ADC architecture.

This master’s thesis deals with the design of integrated voltage regulator. Topologies of linear voltage regulators and their stability are discussed. Part of the thesis deals with description and simulation of blocks of selected regulator topology. The thesis describes the difficulties of integrated circuit design in the automotive industry. The electrical scheme of the designed regulator is explained. The work also focuses on the stability of designed regulator. Then presents simulations. It discusses the layout of integrated circuits and the designed voltage regulator.

The Diploma work deals with the implementation of LTE Cat-M technology in the simulation tool Network Simulator 3 (NS-3). The work describe LPWA technologies and their use cases. In first are described the main parts of the Internet of Things (IoT) and Machine-to-Machine (M2M) communication. Subsequently are described and defined the most used technologies in LPWA networks. Technologies which are used in the LPWA networks are Sigfox, LoRaWAN, Narrowband IoT (NB-IoT) and Long Term Evolution for Machines (LTE Cat-M), where LTE Cat-M technology is described in more details. Simulations are simulated in simulation tool NS-3 and use LENA module. In NS 3 tool are simulated Simulations, which give us informations of Network state according to different Network set up. At the end are done changes of Radio Resource Control (RRC) states in NS-3 tool. These changes are required for correct implementation LTE Cat-M technology in NS-3 tool. Then we are able to simulate simulations, which meet to definition of LTE Cat-M technology.