Neste trabalho é estudada a viabilidade de produção de dispositivos eletrônicos baseados em filmes semicondutores de carbeto de silício estequiométrico (a-Si0,5C0,5:H) obtidos por deposição química por vapor assistida por plasma, PECVD. A proposta do projeto envolve a realização de uma série de trabalhos que permitam avaliar as potencialidades do a-SiC:H para a fabricação de dispositivos semicondutores simples. Deste modo, desenvolvemos as principais etapas para a construção de dispositivos, as quais envolveram a dopagem elétrica por diferentes técnicas com a utilização de diferentes elementos dopantes, a corrosão seletiva por plasma e a obtenção um dielétrico apropriado e compatível com a tecnologia do SiC, bem como o desenvolvimento de processos de cristalização, que podem se mostrar fundamentais para melhorar as propriedades dos filmes de a-SiC:H. Com tais processos aprimorados, fabricamos estruturas MOSiC (metal-óxidocarbeto de silício) a partir do SiC cristalizado, utilizando como dielétrico de porta o SiO2 crescido por oxidação térmica (seca e úmida) dos próprios filmes de carbeto de silício cristalizados. Essas estruturas apresentaram o comportamento típico de um capacitor MOS, com regiões de acumulação, depleção e inversão bem definidas em todos os casos. Também fabricamos heterojunções de filmes de SiC tipo-p (como depositado e tratado termicamente) sobre substratos de Si tipo-n, os quais mostraram boas caracterísitcas retificadoras para as heteroestruturas formadas pelo a-SiC:H como-depositado e tratado termicamente a 550ºC. Além do mais, também projetamos, fabricamos, modelamos e caracterizamos transistores de filme fino de a-SiC:H. De acordo com as caracterizações elétricas observamos que podemos controlar a condutividade do canal, embora os dispositivos ainda precisem ser aprimorados para se obter melhores níveis de corrente. Vemos, portanto que, embora ainda tenham que ser aperfeiçoados, foram construídos com sucesso dispositivos eletrônicos semicondutores baseados em filmes de a-Si0,5C0,5:H obtidos por PECVD. / In this work we studied the viability to build devices based on stoichiometric amorphous silicon carbide semiconductor films (a-Si0.5C0.5:H), obtained by plasma enhanced chemical vapor deposition technique. The project proposal involves the realization of a series of studies that evaluate the potentialities of the a-SiC:H for the fabrication of simple semiconductor devices. In this way, we developed the main steps for the devices\' fabrication, which involved electric doping, by different doping techniques using different doping sources, selective plasma etching and the obtention of an appropriate and compatible dielectric for SiC technology. Besides, we performed crystallization processes that were essential to improve the properties of the amorphous films. By establishing the processes steps, we manufactured MOSiC (metal-oxidesilicon carbide) structures starting from crystallized SiC and using SiO2 as the gate dielectric, which was obtained by thermal oxidation (wet and dry) of the crystallized silicon carbide films. All the structures presented a typical MOS capacitor behavior, with accumulation, depletion and inversion regions well-defined in all the cases. We also fabricated heterojunctions formed by p-type SiC films (as-deposited and annealed) on n-type silicon substrates that showed good rectifying characteristics for as-deposited and annealed at 550ºC a-SiC:H films. Moreover, we designed, manufactured, modeled and characterized a-SiC:H thin film transistors. The electric characterization demonstrated that it is possible to control the channel conductivity; however, the devices still need to be improved to obtain better current levels. Although some improvement still need to be made, we built successfully electronic semiconductor devices based on a-Si0.5C0.5:H films obtained at low temperatures by PECVD technique.

Nesta dissertação é apresentado o projeto de um sintetizador de frequência atingindo as especificações dos padrões de comunicação sem-fio GSM e Bluetooth. O sintetizador é baseado em um PLL (Phase Locked Loop) de arquitetura N-fracionário com modulador . No primeiro estágio do projeto do sintetizador é proposto um algoritmo para o plano de frequências, o qual considera a caraterística multipadrão do sintetizador. O projeto dos blocos que compõem o PLL (VCO, divisores de frequência, modulador , PFD e bomba de carga) é apresentado junto com o layout e algumas simulações. A programação geométrica é aplicada ao projeto do VCO. Finalmente, é proposta uma estratégia para o projeto do filtro atingindo as especificações do sintetizador de frequência. O circuito projetado foi fabricado no processo CMOS 0,35µm da AMS (Austria Micro Systems). Todos os componentes do PLL foram integrados no chip incluindo o VCO e o filtro, e a área total foi de 0,9mm2 incluindo os pads. O circuito projetado tem um baixo consumo de potência de 14mW usando uma tens~ao de alimentação de 3V. O ruído de fase medido foi -114dBc/Hz@400kHz no caso de GSM (FOUT =902,6MHz) e -121dBc/Hz@3MHz no caso de Bluetooth (FOUT =2,44GHz). A resposta transiente do PLL quando muda desde o primeiro até o último canal para cada padrão foi testada, o lock time medido em GSM foi de 208µs e 157µs em Bluetooth. O objetivo principal do funcionamento multipadrão, que é o uso compartilhado da maioria dos blocos por todos os padrões, foi atingido. As caraterísticas de desempenho medidas mostram excelente concordância com os valores simulados, indicando o êxito das estratégias usadas no projeto, simulação e teste do sintetizador de frequência. Os resultados foram comparados com outros trabalhos publicados mostrando que o sintetizador projetado neste trabalho tem menor consumo de potência e pequena ocupação de área. / This work presents the design of a frequency synthesizer achieving the specifications of the GSM and Bluetooth standards. The frequency synthesizer is based on a PLL (Phase Locked Loop) of N-fractional architecture using a modulator. In the first step of the frequency synthesizer design an algorithm for the frequency plan, considering the multistandard characteristic of the synthesizer, was proposed. The design of the building blocks of the PLL (VCO, frequency dividers, modulator, PFD and charge pump) is presented together with the layout and some simulation results. Geometric programming was applied to the VCO design. Finally, an strategy for the filter design achieving the frequency synthesizer specifications was proposed. The designed synthesizer was fabricated in the 0.35µm CMOS process of AMS (Austria Micro Systems). All the PLL components were integrated on-chip including the VCO and the filter, the occupied area was 0.9mm2 with the pads. The designed circuit has a low power consumption of 14mW using a 3V voltage supply. The phase noise measured for GSM (FOUT =902.6MHz) was -114dBc/Hz@400kHz and for Bluetooth (FOUT =2.44GHz) was -121dBc/Hz@3MHz. The transient response of the PLL when switching from the first to the last channel for each standard was tested, the lock time measured in GSM was 208µs and 157µs in Bluetooth. The main objective of the multistandard operation sharing most of the blocks between all the standards was achieved. The measured performance characteristics show excelent agreement with the simulated values, implying that the strategies used in the design, simulation and testing of the frequency synthesizer were succesfull. The results were compared with other published works showing that the synthesizer designed in this work has a lower power consumption and smaller area.

Neste trabalho é descrito o projeto e testes de um conversor digital/analógico de alta velocidade fabricado em tecnologia CMOS. O conversor pojetado possui resolução de 6 bits, trabalha em freqüência de 200 MSample/s, e foi fabricado na tecnologia CMOS de 0,35 µm da AMS (Austriamicrosystems), com quatro níveis de metal e 2 de silício policristalino. Uma das principais aplicações dos conversores D/A de alta velocidade é no processamento digital de sinais de vídeo, utilizado em sistemas de vídeo tais como os de TV digital e TVs de alta definição. Nestes sistemas, conversores D/A em tecnologia CMOS possuem vantagens tais como baixo consumo, baixo custo e a capacidade de sua integração com outros circuitos. O conversor D/A projetado é composto por uma matriz de células de corrente que são ativadas por dois decodificadores: um decodificador de colunas e outro decodificador de linhas. Estes recebem como entrada o sinal digital que deve ser convertido. As células de corrente são compostas por portas lógicas OR e NAND,inversores, latches, fontes de corrente e chaves que conectam ou não cada fonte individual a saída. Simulações do conversor D/A foram realizadas a partir de netlists extraídos do layout do circuito e através dos softwares HSPICE e ELDO. Para estas simulações foi utilizado o modelo BSIM3v3 com parâmetros típicos, worst speed e worst power. Através de simulação foi verificado o desempenho do conversor pela avaliação do número efetivo de bits. Os resultados demonstraram que o conversor possui uma boa resolução com uma freqüência de amostragem de 200 MHz, consumo de potência de 70 mW (corrente de saída variando de 0 a 19,8 mA) e tensão de alimentação VDD = 3,3 V. Nos testes experimentais, o conversor implementado apresentou erros de não linearidade integral menores que 0,46 LSB e erros de não linearidade diferencial menores que 0,22 LSB, o que assegura a monotonicidade do circuito. O chip implementado possui uma área ativa de 0,4 mm x ,31 mm. / In this work is described the design and tests of a high speed digital/analog converter fabricated in CMOS technology. The digital/analog converter has 6 bits of resolution, 200 MSample/s, and it was fabricated in the AMS (Austriamicrosystems) 0.35 µm CMOS process, with four metal levels and double-polysilicon. The main applications of high speed converters D/A is in digital processing of video signals, used in video systems such as digital TV and high-definition TV. In these systems, D/A converters in CMOS technology have advantages such as low power consumption, low cost, and the capability of being integrated with other circuits. The designed D/A converter are composed of a matrix of current cells that are activated by two decoders: a column decoder and a row decoder. These decoders receive as input the digital signal to be converted. The current cells are composed of logic OR and NAND, inverters, latches, current sources and switch transistors that connect or not each individual current source to the output. Simulations results were obtained from the extracted netlist of the circuit layout using the HSPICE and ELDO software. For these simulations the BSIM3v3 transistor model was used with typical, worst speed and worst power parameters. Simulation tests were applied to check the performance through the effective number of bits, and the results show that the converter can reach 200 MSample/s with 70 mW power consumption (the output current ranging from 0 mA to 19.8 mA) and 3.3 V power supply. In the experimental measurements, the converter presented DC integral non linearity errors lower than 0.46 LSB and DC differential non linearity errors lower than 0.22 LBS, what ensures the monotonicity of the converter. The implemented chip active area is 0.4 mm x 0.31 mm.

Neste trabalho foi analisado o comportamento de um transistor UTBB FD SOI MOSFET (Ultra-Thin-Bodyand-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect-Transistor) planar, operando em modo convencional, de tensão de limiar dinâmica (DT2-UTBB, onde a tensão de substrato é igual à de porta, VB=VG) e modo DT2 melhorado (kDT, onde a tensão de substrato é um múltiplo da tensão de porta, VB=kVG). O princípio de funcionamento desses modos foi estudado e a influência de diferentes tendências e tecnologias atuais foram analisadas nessas condições de polarização como a presença do plano de terra (Ground Plane - GP), o escalamento da camada de silício e a ausência de uma região de extensão de fonte e dreno. Também foi proposto neste trabalho o modo kDT inverso, onde a tensão de porta é um múltiplo da tensão de substrato (VG=kVB). O efeito do superacoplamento foi identificado e analisado a partir de diferentes técnicas, como nas curvas de capacitância, sua influência no efeito de corpo e no transistor UTBB operando em modo DT2 e DT2 melhorado. Finalmente o efeito da alta temperatura também foi estudado em transistores UTBB nos modos DT2 e DT2 melhorado, bem como nas curvas de capacitâncias. A operação em DT2 apresentou melhores resultados que o método convencional, principalmente para canais mais curtos (redução da inclinação de sublimiar em 36%, elevação da transcondutância máxima em 23% e diminuição do DIBL, Drain Induced Barrier Lowering, em 57%). A presença do GP acentuou esta melhora (redução da inclinação de sublimiar em 51%, elevação da transcondutância máxima em 32% e diminuição do DIBL em 100%), uma vez que há um maior acoplamento entre o substrato e o canal, fortalecendo sua atuação na redução da tensão de limiar. O modo melhorado da tensão de limiar dinâmica apresentou melhores parâmetros elétricos que no modo DT2, devido à redução mais expressiva da tensão de limiar para uma mesma varredura da tensão de porta. No modo kDT inverso, os parâmetros também foram ainda melhores (60% menor SS e 147% maior gm,max para os dispositivos sem GP e 68% menor SS e 189% maior gm,max nos dispositivos com GP) devido ao óxido de porta ser mais fino que o óxido enterrado. Com relação ao escalamento do filme de silício, para maiores valores de sobretensão de porta, a redução da camada de silício apresenta uma maior resistência série e uma maior degradação da mobilidade, reduzindo a corrente de dreno. Já para tensões de porta negativas, o GIDL (Gate Induced Drain Leakage) é mais elevado para menores espessuras do filme de silício. Entretanto, a menor espessura da camada de silício (tSi) mostrou ser vantajoso no modo kDT, devido ao acoplamento mais forte. O filme de silício mais fino melhorou principalmente o DIBL (a espessura de 6nm apresentou um DIBL 3 vezes menor que o dispositivo de 14nm para k=5), diminuindo o campo elétrico do dreno, e o SS (a espessura de 6nm apresentou um SS 7% menor que o dispositivo de 14nm para k=5), onde o campo elétrico vertical não é suficiente para degradar o parâmetro do dispositivo. O superacoplamento mostrou-se benéfico em transistores UTBB operando em modo DT2 e kDT, amplificando o efeito da inversão de volume e elevando consideravelmente a transcondutância e a mobilidade (melhora de até 131% para k=5, NMOS e tSi=7nm, tomando o caso VB=0V como referência). O superacoplamento também apresentou resultados positivos no estudo do escalamento dos dispositivos, apresentando um excelente acoplamento ainda para o menor comprimento de canal medido (0,076 para comprimento de 20nm contra 0,09 para L=1µm). Com relação à engenharia de fonte e dreno, os melhores resultados foram obtidos para os dispositivos sem a implantação da região de extensão (extensionless) e com comprimento dos espaçadores de 20nm. Os mesmos transistores extensionless também demonstraram serem mais suscetíveis com o aumento do fator k, apresentando o melhor comportamento na região de sublimiar (inclinação de sublimiar, SS, até 59% menor), desempenho analógico (elevação de mais de 300% no ganho intrínseco de tensão, AV, e de mais de 600% na tensão Early, VEA) e aplicação em baixas tensões (menor inclinação de sublimiar e tensão de limiar). A única desvantagem observada para a operação em DT2 e kDT foi a elevada corrente de GIDL (elevação de uma ordem de grandeza entre os transistores auto-alinhados com k=5 em relação ao auto-alinhado com k=0), entretanto, os dispositivos sem a implantação da região de extensão de fonte e dreno apresentaram um menor GIDL (redução de 1 ordem de grandeza para os dispositivos sem a implantação de 20nm com k=5 em relação ao dispositivo auto-alinhado com k=5) devido ao menor campo elétrico da porta para o dreno, o que pode ser uma solução para essa desvantagem. A região de extensão mais longa (sem a implantação) e, principalmente a operação em modo kDT, melhoram os parâmetros (elevação de 82% na transcondutância máxima, gm,max, redução de 45% no SS, de 41% no DIBL, elevação de 303% no AV e de 97% no VEA), superando a degradação observada pelo aumento da temperatura (porcentagens apresentadas já estão considerando a degradação da temperatura). Além disso, os modos kDT reduziram a tensão de porta do ponto ZTC (Zero-Temperature-Coefficient) em até 57%, sendo interessante em aplicações de baixa tensão. O modo kDT também permitiu o ajuste da tensão de limiar e da tensão de polarização, ainda com o nível de corrente independente com a temperatura e com o fator k. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide- Semiconductor Field-Effect-Transistor), operating in conventional (VB=0V), dynamic threshold (DT2-UTBB, where the back-gate bias is equal to the front-gate one, VB=VG) and enhanced DT (kDT-UTBB, where the back-gate bias is a multiple value of the front-gate one, VB=kVG) modes. The working principle of these modes has been studied and the effect of different technologies and current trends were analyzed under such biasing conditions as the presence of the ground plane (ground plane - GP), the scaling of the silicon layer and the absence of a doped extended source and drain region. It was also proposed in this paper the inverse kDT-UTBB mode, where the gate voltage is a multiple of the back-gate one (VB=kVG). The supercoupling effect was identified and analyzed through different techniques, such as the capacitance curves, its influence on the body effect and in UTBB SOI transistors operating in DT2 and kDT modes. Finally, the high temperature influence was also studied in UTBB SOI transistors operating in DT2 and kDT modes, as well as on capacitance characteristics. The operation DT2 showed better results than the conventional method, mainly for shorter channels (reduced subthreshold slope, SS, in 36%, increased maximum transconductance, gm,max, in 23% and reduced Drain Induced Barrier Lowering, DIBL, 57%). The presence of GP intensified this improvement (reducing SS by 51%, raising gm,max by 32% and reduced DIBL by 100%), due to the greater coupling of the substrate on the channel, strengthening its influence on reducing the threshold voltage. The kDT mode showed better electrical parameters than the DT2 due to a remarkable reduction of the threshold voltage for the same VG sweep. In the inverse kDT mode, the parameters were also better (60% lower SS and 147% higher gm,max for devices without GP and 68% lower SS and 189% higher gm,max on devices with GP) due to the thinner gate oxide than the buried oxide. With regard to the silicon film scaling, for higher values of gate voltage, the thinner silicon layer presented a larger series resistance and a greater mobility degradation, reducing the drain current. For negative gate biases, the GIDL (Gate Induced Drain Leakage) is higher for smaller thicknesses of the silicon film. However, the lower silicon film thickness showed to be advantageous in kDT due to the stronger coupling. The thinner silicon thickness has improved the DIBL (thickness of 6nm presented a DIBL 3 times smaller than the device of 14nm for k = 5), reducing the drain electric field, and the SS (thickness of 6nm presented an SS 7% smaller than 14nm device for k = 5), where the vertical electric field is not enough to degrade the device parameter. The supercoupling demonstrated beneficial results in UTBB transistors in DT2 and kDT operations, amplifying the volume inversion effect and rising significantly the transconductance and the mobility (improvement of up to 131% for k=5, 7nm-NMOS, taking VB=0V as the reference). Measurements and simulations have also shown positive results in the scalability study, presenting an excellent coupling for the shortest channel considered (0.076 for L=20nm against 0.09 for L=1µm). With respect to source and drain engineering, the best results were obtained for devices without the extension implantation and spacer length of 20nm. They also demonstrated to be more susceptible to the increase of k factor, showing the best behavior in the subthreshold region (59% lower), analog performance (300% higher intrinsic voltage gain, AV and 600% higher Early voltage, VEA) and for low voltages applications (reduced SS and VT). The only drawback observed for operation in kDT was the higher GIDL current (increase of 1 order of magnitude between self-aligned transistors with k=5 and self-aligned ones with k=0). However, the devices without the extension region implantation had a lower GIDL (1 order of magnitude lower for 20nm-extensionless devices with k=5, taking the self-aligned ones with k=5 as the reference) due to the lower gate-to-drain electric field, which can be a solution to this disadvantage. The longer extension region (without implantation) and, mainly, the kDT operation improved the parameters (increase of 82% in gm,max, reduction of 45% in SS, 41% reduced DIBL, rising of 303% in AV and 97% increased VEA), surpassing the degradation caused by rising the temperature (the last percentages is already considering the temperature degradation). Moreover, the DT2 and kDT operations reduced the gate bias of the ZTC point (Zero-Temperature-Coefficient) in 57%, being interesting for low voltage applications. The kDT mode also allowed the threshold voltage and the biases tunning, still with the current level independent of the temperature and the k-factor.

Neste trabalho foram fabricados e caracterizados capacitores MOS com camada dielétrica de oxinitreto de silício de diferentes composição química, depositada pela técnica de PECVD a baixa temperatura, com o intuito de estudar suas propriedades dielétricas e de interface visando à aplicação deste material em dispositivos MOS e de filme fino. Os capacitores foram fabricados sobre lâminas de silício do tipo p que passaram pelo processo de limpeza química inicial, seguida da deposição da camada dielétrica, fotogravação, metalização e sinterização. Os filmes de SiOxNy, utilizados como camada dielétrica, foram depositados pela técnica de PECVD à temperatura de 320ºC variando os fluxos dos gases precursores de forma a obter filmes com diferentes composições químicas. Os capacitores MOS foram caracterizados por medidas de capacitância e corrente em função da tensão, de onde foram extraídas a densidade de estados de interface, a densidade de carga efetiva, constante dielétrica e campo elétrico de ruptura dos filmes. Os resultados mostraram uma variação linear da constante dielétrica do filme em função da concentração de nitrogênio, indo do valor de 3,9, correspondente ao dióxido de silício estequiométrico (SiO2) à 7,2 correspondente ao nitreto de silício estequiométrico (Si3N4). Também observamos que o nitrogênio é uma barreira eficiente à difusão de impurezas através do dielétrico. Porém, notamos uma grande dispersão de duas ordens de grandeza nos valores da carga efetiva (Nss) e de densidade de estados de interface (Dit). Por outro lado, controlando algumas variáveis de forma a manter constante o valor de Nss ( ~1012 cm-2), observamos uma variação de Dit em função da concentração de nitrogênio no filme, esta variação porém é pequena comparada com a dispersão de duas ordens de grandeza observada, que atribuímos assim a fatores externos. O menor valor obtido de Dit foi de 4,55.1010 eV-1.cm-2, que é ótimo para um filme obtido por PECVD, sem nenhum tratamento térmico e melhor que os reportados na literatura para dielétricos obtidos por técnicas que utilizam altas temperaturas (LPCVD-800ºC e oxinitretação térmica – 1100ºC). Assim, podemos concluir que a técnica de PECVD é promissora para a obtenção de dielétricos a baixas temperaturas. / In this work, MOS capacitors with different chemical composition silicon oxynitride insulating layer, deposited by PECVD technique at low temperature were fabricated and characterized, in order to study its dielectric and interface properties, seeking its aplication as insulating layer in MOS and thin films devices. The MOS capacitors were fabricated onto p-silicion wafers previously cleaned by a standard process, followed by the insulating layer deposition, photolitography, metalization and sinterization. The SiOxNy insulating layer was deposited by the PECVD technique at 320ºC changing the precursor gases flows to obtain films with different chemical compositions. The MOS capacitors were characterized by capacitance and current vs. voltage measurements, from where the interface state density (Dit), the effective charge density (Nss), the dielectric constant (k) and the film electrical breakdown field (Ebd) were extracted. The results showed a dielectric constant varying linearly as a function of the films nitrogen concentration, going from a value of 3.9, corresponding to stoichiometric silicon dioxide (SiO2) to a value of 7.2, corresponding to stoichiometric silicon nitride film (Si3N4). We also observed that nitrogen is an efficient diffusion barrier against contaminants. However, a large dispersion, about two orders of magnitude, in the effective charge and in the interface state density was observed. On the other hand, controlling some variables so as to keep the Nss value constant (~1012 cm-2) we observed a Dit variation as a function of the film nitrogen concentration, this variation is small when compared with the observed dispersion of two orders of magnitude, thus attributed to external factors. The smallest obtained Dit was 4.55.1010 eV-1.cm-2, which is unexpected for a PECVD film without any anealing process and is better than the values reported in the literature for dielectrics obtained at high temperatures techniques (as LPCVD – 800ºC and thermal oxynitridation – 1100ºC). Therefore, we can conclude that the PECVD technique is promising for obtaining low temperature dielectrics.

Neste trabalho foi analisado o comportamento de um transistor UTBOX FD SOI MOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) planar do tipo N, em sua aplicação como uma célula de memória 1T-DRAM, dando ênfase no estudo das polarizações e propostas de melhorias de desempenho para viabilizar sua aplicação como uma célula de memória. Dessa forma, foram analisados os efeitos das diferentes polarizações (de porta, de dreno e de substrato), bem como a influência da concentração de uma região de extensão de fonte e dreno menos dopada (LDD Lightly Doped Drain), nos principais parâmetros da referida memória. Assim, foram analisados alguns parâmetros da memória tais como tensão de disparo no dreno, margem de sensibilidade, janela de leitura e tempo de retenção, além dos mecanismos atuantes em cada estado da memória (escrita, leitura e repouso). Por fim, foram propostas algumas melhorias de desempenho para o tempo de retenção. Foi observado que o aumento da temperatura facilita a escrita na memória diminuindo a mínima tensão no dreno (até 72% para temperatura de 25 a 300°C, ficando limitada a 0,8V) e o tempo necessários para a escrita (até 95%), porém reduz a margem de sensibilidade (até 90%) e o tempo de retenção (até 2 ordens de grandeza). Verificou-se também que, apesar da menor espessura do filme de silício e do óxido enterrado aumentar a tensão no dreno necessária para ativar o efeito BJT (efeito bipolar parasitário), um potencial positivo no substrato pode reduzir este requisito (61% para tensão de substrato variando de 0 V até 1,5 V). Além disso, foi visto que pode haver uma geração ou uma recombinação de portadores, dependendo da tensão na porta durante o repouso, degradando o bit \'0\' ou \'1\'. Já a otimização da polarização de substrato demonstrou ser limitada pelo compromisso de ser alta o suficiente para ativar o efeito de corpo flutuante durante a escrita, sem prejudicar a leitura do \'0\'. Os resultados também demonstraram que a margem de sensibilidade é menos dependente da tensão do substrato que o tempo de retenção, levando a este último parâmetro ser considerado mais crítico. Com relação à leitura, maiores tensões no dreno resultaram na presença do efeito BJT também neste estado, aumentando a margem de sensibilidade (60%) e diminuindo o tempo de retenção (66%) e o número de leituras possíveis sem atualização do dado (de mais de 30 para 22 leituras). No tópico da concentração das extensões de fonte e dreno, os dispositivos sem extensão de fonte e dreno apresentaram uma taxa de geração de lacunas menor (aproximadamente 12 ordens de grandeza), levando a um tempo de retenção muito maior (aproximadamente 3 ordens de grandeza) quando comparado ao dispositivo referência. Em seu estudo no escalamento, verificou-se uma diminuição no tempo de retenção para canais mais curtos (quase 2 ordens de grandeza), demonstrando ser um fator limitante para as futuras gerações das memórias 1T-DRAM. Apesar disso, quando comparados com os dispositivos convencionais com extensão de fonte e dreno (com extensão), seu tempo de retenção aumentou (quase 1 ordem de grandeza), permitindo a utilização de menores comprimentos de canal (30nm contra 50nm do dispositivo com extensão) e polarizações de substrato menores. Outra proposta de melhoria no tempo de retenção apresentada foi a utilização da polarização de substrato pulsada apenas durante a escrita do nível \'1\', o que resultou no aumento do tempo de retenção em 17%. Finalmente, estudou-se também a variação da banda proibida motivado pela utilização de novos materiais para o filme semicondutor. Observou-se que o aumento da banda proibida aumentou o tempo de retenção em até 5 ordens de grandeza, possibilitando retenções mais próximas das DRAMs convencionais atuais. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor), as a 1T-DRAM (Single Transistor Dynamic Random Access Memory) cell, focusing on the best biases and other proposals for enabling the 1T-DRAM applications. Therefore, it was analyzed the effects of different biases (gate, drain and substrate), as well as the influence of the concentration of a less doped source/drain extension region on the main parameters of this kind of memory. Thus, it was analyzed some of the main memory parameters such as the trigger drain voltage, the sense margin, the read window and the retention time, as well as the mechanisms operating in each state of the memory (writing, reading and holding). Finally, it were proposed some performance enhancements for the retention time of this kind of memory. It was observed that the increase in temperature facilitates the memory write decreasing the minimum drain bias and time required for writing, but reduces the sense margin. It was also verified that, despite the thinner silicon film and buried oxide increase the drain voltage required to activate the BJT effect (parasitic bipolar effect), a positive potential on the substrate may reduce this requirement (61% for back gate bias varying from 0 to 1,5V), being an alternative for solving the problem and allowing the use of smaller devices as a memory cell. Furthermore, it was seen that there can be a carriers generation or recombination, depending on the gate voltage during the holding state, degrading the bit \'0\' or \'1\'. Moreover, the optimization of substrate bias proved to be limited by enabling the writing state, without degrading the reading of \'0\'. The results also demonstrated the sense margin is less dependent on the substrate voltage than the retention time, therefore, the retention time was considered as a more critical parameter. With respect to the reading state, there was the presence of BJT effect also in this state, increasing the margin of sensitivity (60%) and reducing the retention time (66%) and the number of possible readings without updating the data (over 30 for 22 readings) in cases of higher drain bias. On the topic of the concentration of the source and drain extensions, the devices with source and drain extensions presented a generation rate lower (about 12 orders of magnitude), resulting in a retention time far longer than the reference one (about 3 orders of magnitude). About its downscaling, the retention time decreased for shorter channel lengths (almost 2 orders of magnitude), which is a limiting factor for 1T-DRAM future generations. Nevertheless, when it was compared to the conventional devices with source and drain extensions, theirs retention time increased (almost 1 order of magnitude), allowing the use of shorter channel lengths (30nm against 50nm of reference device) and lower back gate biases. Another proposal presented to improve the retention time was the pulsed back gate only during the writing \'1\' state, which resulted in an increase on the retention time by 17%. Finally, we also studied the band gap influence motivated by the use of new materials for the semiconductor film. It was observed that higher band gaps increase the retention time by up to 5 orders of magnitude, allowing a retention time closer to the current conventional DRAMs.

FundaÃÃo Cearense de Apoio ao Desenvolvimento Cientifico e TecnolÃgico / A transmissÃo de voz pela rede IP vem conquistando a cada dia mais usuÃrios, pela facilidade do uso e reduÃÃo de custo nas ligaÃÃes. Voz sobre IP, ou simplesmente VoIP,à uma aplicaÃÃo que transmite voz empacotada pelo protocolo IP (Internet Protocol). Em VoIP, a voz à transmitida em uma rede de pacotes IP, o que vem a se tornar um desafio no que diz respeito à qualidade das chamadas, pois a rede IP nÃo à adequada para transportar pacotes em tempo real, jà que seu funcionamento baseia-se no best efiort, ou seja, no melhor esforÃo. Devido a essa caracterÃstica, a rede IP nÃo garante a entrega confiÃvel dos pacotes ao seu destino. Estudos sobre a qualidade da chamada nas redes VoIP sÃo muito relevantes, pois este à um fator chave para conquistar o usuÃrio que por sua vez, està cada vez mais exigente. Com o crescente desenvolvimento de novas aplicaÃÃes, como a voz sobre IP, a tarefa de gerÃncia se torna fundamental para manter o bom funcionamento da rede e conseqÃentemente, garantir a satisfaÃÃo dos usurÃrios. Este trabalho tem como proposta apresentar um cenÃrio com base no modelo de gerÃncia SNMP ( Simple Network Management Protocol) para monitorar o comportamento dos fatores, tais como perdas e atrasos que degradam a qualidade das chamadas e a mediÃÃo da qualidade dessas chamadas em uma rede VoIP. Monitorar o comportamento desses fatores e o resultado da qualidade das chamadas manterà o administrador da rede informado periodicamente a respeito dessas informaÃÃes e, conseqÃentemente, permitirà obter o grau de satisfaÃÃo dos usuÃrios. Tem-se tambÃm como objetivo, desenvolver uma aplicaÃÃo que implemente o cenÃrio proposto, este cenÃrio à composto por cinco entidades como AplicaÃÃes VoIP, Ferramenta Coleta, Daemon EstatÃstico, Agente e Gerente. A descriÃÃo das informaÃÃes que compÃem a base de dados do Agente e a descriÃÃo do arquivo de configuraÃÃo do Daemon EstatÃstico estÃo disponÃveis nos ApÃndices. O cÃdigo fonte da aplicaÃÃo de monitoramento à todo em cÃdigo aberto e se encontra na Universidade Federal do Cearà -UFC. Outros pesquisadores da UFC estÃo utilizando a aplicaÃÃo aqui desenvolvida para auxiliÃ-los no desenvolvimento de novas pesquisas em voz sobre IP.

Esta dissertação apresenta o projeto de um amplificador de baixo ruído (LNA) para aplicação em 2,4 GHz na tecnologia CMOS 0,35 µm. A metodologia baseia-se na obtenção das dimensões dos dispositivos do circuito considerando o consumo de potência e o desempenho em relação ao ruído. Os resultados mostram que a metodologia implementada é eficaz no projeto de um LNA quando se comparam os resultados obtidos nos cálculos com os resultados obtidos no simulador. A expressão de corrente que considera canal curto impõe maior precisão nos resultados, pois se aplica o ajuste de curva com a curva de corrente obtida pelo simulador. Isto permite maior precisão nos resultados dos cálculos de ruído. O fluxo do projeto baseia-se na implementação de dispositivos ideais obtidos de projeto com o propósito de fazer-se comparações dos resultados de cálculos com as simulações, então, usa-se dispositivos reais e ajusta-se o circuito para encontrar melhores desempenhos quanto às especificações. Os resultados mostram a necessidade de ajuste do circuito quando inserido o modelo do indutor para que se consiga desempenhos próximos dos obtidos inicialmente. Em seguida, realiza-se o layout do circuito e sua extração parasitária para fins de fabricação. Verifica-se que a metodologia apresentada é capaz de direcionar a um projeto de um LNA na tecnologia com resultados finais satisfatórios de ganho, ruído e consumo. Assim os resultados esperados são 14,66 dB de ganho, 1,9 dB de fator de ruído e 2,99 mA de consumo de corrente (9,87 mW em 3,3 V de alimentação) ambos no primeiro estágio. / This work presents the design of a low-noise amplifier (LNA) for application at 2.4 GHz using CMOS 0.35 µm technology. The methodology is based on obtaining the dimensions of the devices taking into account of power consumption and performance on noise. Results show that the implemented methodology is efficient in the design of LNAs when it compares results obtained by calculation and simulation. The expression of current that considers short-channel effects increases the precision of results because curve fitting is applied with the current of the simulator. This permits precision on the results of the noise calculation. The design-flow firstly bases on implementation of ideal devices obtained by design on purposes of doing comparisons between calculated and simulated results, then real devices is used and the circuit is fixed to find better performance regarding the specifications. The results showed the necessity of adjusts in the circuit when the inductor is inserted to reach a closer initial performance. Afterwards, the layout of the circuit and its parasitic extraction are worked out for purposes of fabrication. It is verified that this methodology is capable of directing to the design of LNAs using the proposed technology with satisfactory final results of gain, noise and power consumption. Therefore, the expected results are 14,66 dB of gain, 1,9 dB of noise figure, 2,99 mA of current consumption (9,87 mW within 3.3 V of supply voltage) both of them at first stage.

La diminution du coût ainsi que l'augmentation du rendement des cellules solaires sont devenues les axes principaux de recherche depuis la crise qui a touché le marché du photovoltaïque en 2011. Une des principales stratégies est l’amincissement des cellules solaires dans le but de réduire les coûts des matériaux. Cependant, ceci diminue fortement le rendement de conversion suite à une plus forte influence des défauts structurels et électroniques, présents en surface. Ces défauts peuvent être « passivés » par l’Al2O3 déposé par technique PE-ALD. Ce matériau présente les meilleurs résultats de passivation de surface du silicium cristallin de type p. La couche de passivation nécessite un traitement thermique pour être effective. Ce phénomène se traduit par une augmentation de la durée de vie des porteurs de charge. Cette thèse, encadrée par les deux projets ANR PROTERRA et BIFASOL, ainsi qu’un financement de l’Ecole Centrale de Lille, présente l’optimisation des paramètres de dépôt de la couche de passivation d’Al2O3 ainsi qu’une étude approfondie du phénomène d’activation de la passivation, sur des échantillons avec et sans émetteur. L’analyse de la passivation a été réalisée grâce à des mesures couplées de durée de vie (PCD), électriques (C-V), de potentiel de surface (Sonde de Kelvin) et de spectrométrie (XPS, SIMS). Les sources de la passivation chimique et par effet de champ sont déterminées dans l'empilement Si/SiO2/Al2O3. Le rôle et la dynamique des hydrogènes contenus dans la couche d’alumine sont explicités. L’impact d’une encapsulation par du SiNx ainsi qu’un recuit de diffusion des contacts de 3s à 830°C est étudié / The decrease of solar cell cost as well as the increase in their efficiency are main research topics since the photovoltaic market crisis in 2011. One of the main strategy is to move towards thinner solar cells, in order to decrease raw material consumption. However, the result is a higher impact of surface phenomena on cell characteristics because of a high influence of structure and electronic defects at the surface. These defects can be passivated by Al2O3 coated by PE-ALD (Plasma Enhanced-Atomic Layer Deposition) which has been shown to provide the best surface passivation on p-type silicon. In an as-deposited state, the passivation level of Al2O3 is very low and required an annealing treatment to be "activated". This phenomenon provides an increase of the minority carrier effective lifetime. This thesis founded by the ANR PROTERRA and BIFASOL projects with the financial support of the Ecole Centrale de Lille, focuses on the optimization of the deposition parameters of alumina with a deeper insight on the passivation activation phenomena on samples with and without emitter. The passivation analysis has been performed thanks to coupled lifetime (QSS and micro PCD), surface potential (Kelvin probe), electrical (C-V) and chemical (SIMS, XPS) characterizations. The origin of the chemical and field effect passivation has been determined within the Si/SiO2/Al2O3 stack. The dynamics of the hydrogen contained in bulk alumina is explained. The impact of a SiNx capping layer and a contact alloying anneal at 830°c for 3s is also investigated

Thèse doctorat : Génie Electrique : Villeurbanne, INSA : 2003. / Titre provenant de l'écran-titre. Bibliogr. en fin de chaque chapitre.