Th. 3e cycle--Électrotech.--Grenoble--I.N.P., 1982. N°: D3 164.

Neste trabalho foram fabricados e caracterizados capacitores MOS com camada dielétrica de oxinitreto de silício de diferentes composição química, depositada pela técnica de PECVD a baixa temperatura, com o intuito de estudar suas propriedades dielétricas e de interface visando à aplicação deste material em dispositivos MOS e de filme fino. Os capacitores foram fabricados sobre lâminas de silício do tipo p que passaram pelo processo de limpeza química inicial, seguida da deposição da camada dielétrica, fotogravação, metalização e sinterização. Os filmes de SiOxNy, utilizados como camada dielétrica, foram depositados pela técnica de PECVD à temperatura de 320ºC variando os fluxos dos gases precursores de forma a obter filmes com diferentes composições químicas. Os capacitores MOS foram caracterizados por medidas de capacitância e corrente em função da tensão, de onde foram extraídas a densidade de estados de interface, a densidade de carga efetiva, constante dielétrica e campo elétrico de ruptura dos filmes. Os resultados mostraram uma variação linear da constante dielétrica do filme em função da concentração de nitrogênio, indo do valor de 3,9, correspondente ao dióxido de silício estequiométrico (SiO2) à 7,2 correspondente ao nitreto de silício estequiométrico (Si3N4). Também observamos que o nitrogênio é uma barreira eficiente à difusão de impurezas através do dielétrico. Porém, notamos uma grande dispersão de duas ordens de grandeza nos valores da carga efetiva (Nss) e de densidade de estados de interface (Dit). Por outro lado, controlando algumas variáveis de forma a manter constante o valor de Nss ( ~1012 cm-2), observamos uma variação de Dit em função da concentração de nitrogênio no filme, esta variação porém é pequena comparada com a dispersão de duas ordens de grandeza observada, que atribuímos assim a fatores externos. O menor valor obtido de Dit foi de 4,55.1010 eV-1.cm-2, que é ótimo para um filme obtido por PECVD, sem nenhum tratamento térmico e melhor que os reportados na literatura para dielétricos obtidos por técnicas que utilizam altas temperaturas (LPCVD-800ºC e oxinitretação térmica – 1100ºC). Assim, podemos concluir que a técnica de PECVD é promissora para a obtenção de dielétricos a baixas temperaturas. / In this work, MOS capacitors with different chemical composition silicon oxynitride insulating layer, deposited by PECVD technique at low temperature were fabricated and characterized, in order to study its dielectric and interface properties, seeking its aplication as insulating layer in MOS and thin films devices. The MOS capacitors were fabricated onto p-silicion wafers previously cleaned by a standard process, followed by the insulating layer deposition, photolitography, metalization and sinterization. The SiOxNy insulating layer was deposited by the PECVD technique at 320ºC changing the precursor gases flows to obtain films with different chemical compositions. The MOS capacitors were characterized by capacitance and current vs. voltage measurements, from where the interface state density (Dit), the effective charge density (Nss), the dielectric constant (k) and the film electrical breakdown field (Ebd) were extracted. The results showed a dielectric constant varying linearly as a function of the films nitrogen concentration, going from a value of 3.9, corresponding to stoichiometric silicon dioxide (SiO2) to a value of 7.2, corresponding to stoichiometric silicon nitride film (Si3N4). We also observed that nitrogen is an efficient diffusion barrier against contaminants. However, a large dispersion, about two orders of magnitude, in the effective charge and in the interface state density was observed. On the other hand, controlling some variables so as to keep the Nss value constant (~1012 cm-2) we observed a Dit variation as a function of the film nitrogen concentration, this variation is small when compared with the observed dispersion of two orders of magnitude, thus attributed to external factors. The smallest obtained Dit was 4.55.1010 eV-1.cm-2, which is unexpected for a PECVD film without any anealing process and is better than the values reported in the literature for dielectrics obtained at high temperatures techniques (as LPCVD – 800ºC and thermal oxynitridation – 1100ºC). Therefore, we can conclude that the PECVD technique is promising for obtaining low temperature dielectrics.

Neste trabalho é estudada a viabilidade de produção de dispositivos eletrônicos baseados em filmes semicondutores de carbeto de silício estequiométrico (a-Si0,5C0,5:H) obtidos por deposição química por vapor assistida por plasma, PECVD. A proposta do projeto envolve a realização de uma série de trabalhos que permitam avaliar as potencialidades do a-SiC:H para a fabricação de dispositivos semicondutores simples. Deste modo, desenvolvemos as principais etapas para a construção de dispositivos, as quais envolveram a dopagem elétrica por diferentes técnicas com a utilização de diferentes elementos dopantes, a corrosão seletiva por plasma e a obtenção um dielétrico apropriado e compatível com a tecnologia do SiC, bem como o desenvolvimento de processos de cristalização, que podem se mostrar fundamentais para melhorar as propriedades dos filmes de a-SiC:H. Com tais processos aprimorados, fabricamos estruturas MOSiC (metal-óxidocarbeto de silício) a partir do SiC cristalizado, utilizando como dielétrico de porta o SiO2 crescido por oxidação térmica (seca e úmida) dos próprios filmes de carbeto de silício cristalizados. Essas estruturas apresentaram o comportamento típico de um capacitor MOS, com regiões de acumulação, depleção e inversão bem definidas em todos os casos. Também fabricamos heterojunções de filmes de SiC tipo-p (como depositado e tratado termicamente) sobre substratos de Si tipo-n, os quais mostraram boas caracterísitcas retificadoras para as heteroestruturas formadas pelo a-SiC:H como-depositado e tratado termicamente a 550ºC. Além do mais, também projetamos, fabricamos, modelamos e caracterizamos transistores de filme fino de a-SiC:H. De acordo com as caracterizações elétricas observamos que podemos controlar a condutividade do canal, embora os dispositivos ainda precisem ser aprimorados para se obter melhores níveis de corrente. Vemos, portanto que, embora ainda tenham que ser aperfeiçoados, foram construídos com sucesso dispositivos eletrônicos semicondutores baseados em filmes de a-Si0,5C0,5:H obtidos por PECVD. / In this work we studied the viability to build devices based on stoichiometric amorphous silicon carbide semiconductor films (a-Si0.5C0.5:H), obtained by plasma enhanced chemical vapor deposition technique. The project proposal involves the realization of a series of studies that evaluate the potentialities of the a-SiC:H for the fabrication of simple semiconductor devices. In this way, we developed the main steps for the devices\' fabrication, which involved electric doping, by different doping techniques using different doping sources, selective plasma etching and the obtention of an appropriate and compatible dielectric for SiC technology. Besides, we performed crystallization processes that were essential to improve the properties of the amorphous films. By establishing the processes steps, we manufactured MOSiC (metal-oxidesilicon carbide) structures starting from crystallized SiC and using SiO2 as the gate dielectric, which was obtained by thermal oxidation (wet and dry) of the crystallized silicon carbide films. All the structures presented a typical MOS capacitor behavior, with accumulation, depletion and inversion regions well-defined in all the cases. We also fabricated heterojunctions formed by p-type SiC films (as-deposited and annealed) on n-type silicon substrates that showed good rectifying characteristics for as-deposited and annealed at 550ºC a-SiC:H films. Moreover, we designed, manufactured, modeled and characterized a-SiC:H thin film transistors. The electric characterization demonstrated that it is possible to control the channel conductivity; however, the devices still need to be improved to obtain better current levels. Although some improvement still need to be made, we built successfully electronic semiconductor devices based on a-Si0.5C0.5:H films obtained at low temperatures by PECVD technique.

Esta dissertação apresenta o projeto de um amplificador de baixo ruído (LNA) para aplicação em 2,4 GHz na tecnologia CMOS 0,35 µm. A metodologia baseia-se na obtenção das dimensões dos dispositivos do circuito considerando o consumo de potência e o desempenho em relação ao ruído. Os resultados mostram que a metodologia implementada é eficaz no projeto de um LNA quando se comparam os resultados obtidos nos cálculos com os resultados obtidos no simulador. A expressão de corrente que considera canal curto impõe maior precisão nos resultados, pois se aplica o ajuste de curva com a curva de corrente obtida pelo simulador. Isto permite maior precisão nos resultados dos cálculos de ruído. O fluxo do projeto baseia-se na implementação de dispositivos ideais obtidos de projeto com o propósito de fazer-se comparações dos resultados de cálculos com as simulações, então, usa-se dispositivos reais e ajusta-se o circuito para encontrar melhores desempenhos quanto às especificações. Os resultados mostram a necessidade de ajuste do circuito quando inserido o modelo do indutor para que se consiga desempenhos próximos dos obtidos inicialmente. Em seguida, realiza-se o layout do circuito e sua extração parasitária para fins de fabricação. Verifica-se que a metodologia apresentada é capaz de direcionar a um projeto de um LNA na tecnologia com resultados finais satisfatórios de ganho, ruído e consumo. Assim os resultados esperados são 14,66 dB de ganho, 1,9 dB de fator de ruído e 2,99 mA de consumo de corrente (9,87 mW em 3,3 V de alimentação) ambos no primeiro estágio. / This work presents the design of a low-noise amplifier (LNA) for application at 2.4 GHz using CMOS 0.35 µm technology. The methodology is based on obtaining the dimensions of the devices taking into account of power consumption and performance on noise. Results show that the implemented methodology is efficient in the design of LNAs when it compares results obtained by calculation and simulation. The expression of current that considers short-channel effects increases the precision of results because curve fitting is applied with the current of the simulator. This permits precision on the results of the noise calculation. The design-flow firstly bases on implementation of ideal devices obtained by design on purposes of doing comparisons between calculated and simulated results, then real devices is used and the circuit is fixed to find better performance regarding the specifications. The results showed the necessity of adjusts in the circuit when the inductor is inserted to reach a closer initial performance. Afterwards, the layout of the circuit and its parasitic extraction are worked out for purposes of fabrication. It is verified that this methodology is capable of directing to the design of LNAs using the proposed technology with satisfactory final results of gain, noise and power consumption. Therefore, the expected results are 14,66 dB of gain, 1,9 dB of noise figure, 2,99 mA of current consumption (9,87 mW within 3.3 V of supply voltage) both of them at first stage.

Neste trabalho foram fabricados e caracterizados eletricamente capacitores MOS com óxido de silício ultrafino (2,6 nm) com porta de silício policristalino (Si-poli) P+ e N+. Os capacitores MOS com porta de Si-poli dopados com boro tiveram a estrutura Si-poli/SiO2/Si previamente implantada com nitrogênio nas doses de 1.10\'POT.13\', 1.10\'POT.14\', 1.10\'POT.15\' e 5.10\'POT.15\' at.cm-², com o pico da concentração de nitrogênio próximo à interface SiO2/Si. Os capacitores MOS foram fabricados sobre lâminas de silício do tipo p que passaram por uma limpeza química préoxidação tipo RCA mais imersão final em solução diluída em HF. Na seqüência, as lâminas foram oxidadas em um ambiente de O2 (1,5 l/min) + N2/H2 (2l/min; 10 %) que proporcionou óxidos de silício com excelentes características elétricas. Para a fabricação dos capacitores MOS com porta de Si-poli P+, utilizou-se SOG de boro seguido por difusão térmica sobre camada de Si-poli (340 nm). Após testes com receitas de difusão a 950, 1000, 1050 e 1100 °C todas padronizadas por um tempo de 30 min optamos por realizar a difusão a 1050 °C por 30 min, pois essa receita proporcionou concentração de boro superior a 1.10\'POT.20\' at.cm-³ e segregação desprezível do boro em direção ao substrato de Si. A dopagem dos capacitores MOS com porta de Si-poli N+ foi realizada por aplicação do SOG de fósforo seguido por difusão a 1050 °C por 30 min. Os resultados indicaram segregação do boro desprezível para o Si, baixa densidade de estados de interface (< 1.10\'POT.11\' eV-¹ cm-²) e no aumento do campo elétrico de ruptura (de 14 MV/cm para 21 MV/cm) com o aumento da dose de nitrogênio (de 1.10\'POT.13\' a 5.10\'POT.15\' at/cm²). Embora ocorresse uma maior dispersão e um aumento desfavorável da tensão de banda plana com o aumento da dose de nitrogênio, os valores 1.10\'POT.15\' e 5.10\'POT.15\' at.cm-² resultaram em capacitores MOS com tensão de faixa plana próxima ao parâmetro diferença de função trabalho (\'fi\' MS) significando densidade efetiva de cargas no dielétrico de porta inferior à cerca de 1.10\'POT.11\' cm-². / In this work we manufactured and electrically characterized MOS capacitors with ultrathin silicon oxides (2,6 nm) and polysilicon gate (Si-poli), P+ or N+. P+ - doped polysilicon gate MOS capacitors (Si-poli/SiO2/Si structure) were previously implanted with nitrogen using doses of 1.10\'POT.13\', 1.10\'POT.14\', 1.10\'POT.15\' and 5.10\'POT.15\' at.cm-², and implantation peak centered close to the SiO2/Si interface before boron doping. The MOS capacitors were fabricated on p-type silicon wafers, which were submitted to RCA - based cleaning procedure and a final dip in diluted HF solution. Following, the wafers were oxidize in ultrapure O2 (1,5 l/min) + N2/H2 (2l/min; 10 %) having, as a result, silicon gate oxides with excellent electrical characteristics. To obtain P+ polysilicon, it Spin On Glass (SOG) of boron the wafers was annealed at 950, 1000, 1050 or 1100 °C during 30 min. We have chosen a diffusion recipe of 1050 °C during 30 min to obtain volumetric concentration of boron higher than 1.10\'POT.20\' cm-³ and no boron segregation to the silicon. N+ polysilicon was also obtained using phosphorus SOG and diffusion at 1050 °C during 30 min. As a result, besides no boron segregation to Si, the interface states density was low (< 1.10\'POT.11\' eV-¹cm-²) and the breakdown field of the gate oxides increased (from 14 MV/cm to 21 MV/cm) by increasing the nitrogen doses (from 1.10\'POT.13\' to 5.10\'POT.15\' at/cm²). Although a larger dispersion and increasing of the flat-band voltage have occurred as the nitrogen dose was increased, values of 1.10\'POT.15\' and 5.10\'POT.15\' at.cm-² induced flat band voltage close to the parameter workfunction difference (\'fi\'MS) which meant effective charge density in the gate dielectrics lower than about 1.10\'POT.11\' cm-².

Este trabalho consiste no estudo e projeto de circuitos Dual-Modulus Prescaler utilizados em sistemas de comunicação RF (radio frequency). Sistemas de comunicação RF trabalham em bandas de freqüência pré-definidas e dentro destas há, normalmente, vários canais para transmissão. Neste caso, decidido o canal onde se vai trabalhar, o receptor e o transmissor geram, através de um circuito chamado Sintetizador de Freqüências, sinais que têm a freqüência igual a freqüência central do canal utilizado. Esses sinais ou tons são empregados na modulação e demodulação das informações transmitidas ou recebidas. O Sintetizador de Freqüências possui como componentes um oscilador controlável, contadores programáveis, comparadores de fase e um divisor de freqüências chamado Dual-Modulus Prescaler. O funcionamento do Sintetizador é descrito a seguir: o Prescaler recebe um sinal proveniente da saída do oscilador controlável e gera um sinal que tem a freqüência igual a aquela do sinal de entrada dividida por N ou N+1, dependendo do valor lógico de um sinal de controle. O sinal gerado por esse circuito divisor será ainda dividido por contadores e comparado a um sinal de referência externo no comparador de fase. O comparador, por sua vez, gera o sinal de controle do oscilador controlável, aumentando ou reduzindo sua velocidade. Pelo ajuste do número de vezes que o circuito Prescaler divide por N ou N+1, se controla a freqüência da saída do Sintetizador. De todos os circuitos que compõe o Sintetizador de Freqüência, apenas o oscilador controlável e o Prescaler trabalham em altas freqüências (freqüência máxima do sistema) e por conseqüência, a velocidade máxima de trabalho e o consumo de potência do Sintetizador dependerão da performance destes. Neste trabalho se utilizou a técnica Extended True Single Clock Phase para se projetar o Prescaler. O projeto do circuito Prescaler foi realizado na tecnologia CMOS (Complementary Metal Oxide Silicon) 0,35 ?m da AMS [Au03a], que satisfaz as necessidades visadas (banda de trabalho centrada em 2,4 GHz) e tem um custo para prototipagem satisfatório. Vários circuitos foram implementados nesta tecnologia e testados, se obtendo um Prescaler que atinge velocidade de 3,6 GHz, consumo de 1,6 mW para tensão de alimentação de 3,3 V. / This work consists of the study and project of circuits Dual-Modulus Prescaler used in communication systems RF (radio frequency). RF Communication Systems work in predefined frequency bands and inside of them, there are several transmission channels. In this case, once decided the channel where we will work, the receiver and the transmitter generate, through a circuit called Frequency Synthesizer, signs that have the same frequency of the central frequency of the used channel. Those signs or tones are used in the modulation and demodulation of the transmitted or received information. The Frequency Synthesizer possesses as components a controllable oscillator, programmable counters, phase comparator and a frequency divider called Dual-Modulus Prescaler. The Synthesizer operation is described: the Prescaler receives a sign from the oscillator and generates an output signal with frequency equal to the frequency of the input signal divided by N or N+1, depending on the logical value of a control sign. The output of the Prescaler will be divided by other counters and compared with an external reference sign in the phase comparator. That comparator, for its turn, generates a control signal for the oscillator, increasing or reducing its speed. By the adjustment of the number of times that the circuit Prescaler divides for N or N+1, the frequency of Synthesizer output is controlled. From all the blocks that compose the Frequency Synthesizer, only the controllable oscillator and the Prescaler work in high frequencies (the maximum frequency of the system), and, in consequence, the maximum speed and the power consumption of the full Synthesizer will depend on the performance of these two blocks. In this work we applied the technique called Extended True Single Clock Phase to design the Prescaler. The project of the circuit Prescaler used the technology CMOS (Complementary Metal Oxide Silicon) 0.35 ?m of AMS [Au03a]. This technology was used because it satisfies the sought needs (work band centered in 2.4 GHz) and has a satisfactory cost. Several circuits were implemented in this technology and tested and it was obtained a Prescaler which reaches 3.6 GHz, 1.6 mW power consumption with power supply of 3.3 V.

Neste trabalho foi analisado o comportamento de um transistor UTBOX (Ultra Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) planar do tipo n, operando como uma célula de memória 1T-FBRAM (single transistor floating body random access memory). A memória em questão trata-se de uma evolução das memórias 1T1C-DRAM convencionais formada, porém, de apenas um transistor, sendo o próprio transistor o responsável pelo armazenamento da informação por meio do efeito de corpo flutuante. Assim, foram realizadas simulações numéricas bidimensionais, obtendo-se curvas dinâmicas e, a partir destas, foi possível extrair e analisar alguns dos principais parâmetros da memória tais como tensão de disparo no dreno, margem de sensibilidade, janela de leitura e tempo de retenção, além dos mecanismos atuantes em cada estado da memória (escrita, leitura e repouso). Foram estudadas as polarizações da célula de memória. Dentre as possíveis maneiras de programação do dado 1 desta tecnologia foram abordadas neste trabalho a programação pelos métodos GIDL (Gate Induced Drain Leakage) e BJT (Bipolar Junction Transistor). Pelo método de escrita por GIDL foi possível operar a célula de memória em alta velocidade sem dissipar potência expressiva. Mostrou-se que esse método é bastante promissor para a tecnologia low-power high-speed. E ainda, obteve-se maior estabilidade na operação de leitura quando esta é polarizada no ponto ZTC (Zero Temperature-Coefficient) devido ao nível de corrente do dado 0 ficar estável mesmo com a variação da temperatura. Pelo método de escrita por BJT, estudou-se a influência das espessuras do filme de silício e também do óxido enterrado, notou-se uma forte dependência da tensão mínima de dreno para a programação do dado 1 em função destas espessuras e também em função da temperatura. Conforme a espessura do filme de silício torna-se mais fina, a tensão de disparo aplicada ao dreno aumenta devido ao maior acoplamento. Porém, observou-se que o nível da tensão de disparo do dreno pode ser modulada através da tensão aplicada ao substrato, tornando possível operar a célula em uma tensão de disparo menor aumentando a vida útil do dispositivo. Quanto à temperatura, com o seu aumento observou-se que a tensão mínima de dreno necessária para disparar a escrita do dado 1 diminuiu favorecendo a programação da célula. Porém o tempo de retenção é prejudicado (torna-se menor) por causa do aumento da corrente de fuga na junção PN. Na análise sobre o impacto que a primeira e a segunda porta causam na margem de sensibilidade de corrente e no tempo de retenção, verificou-se que dependendo da tensão aplicada à porta durante a condição de armazenamento do dado, o tempo de retenção pode ser limitado ou pela geração ou pela recombinação dos portadores (lacunas). Notou-se que há um compromisso entre a obtenção da melhor margem de sensibilidade de corrente e o melhor tempo de retenção. Como o tempo retenção é um parâmetro mais crítico, mais atenção foi dada para a otimização deste. Concluiu-se nesta análise que a melhor polarização para reter o dado por mais tempo é a primeira interface estar em modo acumulação e a segunda em modo depleção. No estudo da polarização de dreno durante a operação de leitura, observou-se que quando aplicado alta tensão de dreno é obtido alta margem de sensibilidade, porém ao mesmo tempo esta polarização prejudica o dado 0 devido ao alto nível de geração de lacunas induzidas pela ionização por impacto, o qual diminui o tempo de retenção e destrói o dado 0 quando operações de múltiplas leituras são realizadas. Já para baixo nível de tensão de dreno durante a leitura notou-se que é possível realizar múltiplas operações de leitura sem perder o dado armazenado e também maior tempo de retenção foi obtido. / In this study was analyzed the behavior of one transistor called UTBOX (Ultra Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) working as a 1T-FBRAM (Single Transistor Floating Body Random Access Memory). This memory device is an evolution from conventional memories 1T1C-DRAM, however formed by only one transistor, the device itself is responsible for the storage of the information through the floating body effect. Thus two dimensional simulations were performed, where were obtained dynamic curves, and from these curves it was possible to extract and analyze some of the main parameters, such as, trigger drain voltage, sense margin current, read window, and the retention time, beyond the mechanisms in each state of memory (write, read and hold). Among the possible ways to program the data 1 in this technology were used the methods GIDL (Gate Induced Drain Leakage) and BJT (Bipolar Junction Transistor). By the GIDL method it was possible to operate the memory cell at high speed without spending significant power, showing that this method is very promising for low-power high-speed. Furthermore, greater stability was obtained in read operation when it is biased at point ZTC (zero-Temperature Coefficient) due to the current level of datum \'0\' remain stable even with temperature variation. By the BJT method, it was studied the influence of the silicon film thickness and the buried oxide thickness, and it was noted a strong dependence on minimum drain voltage for programming the data \'1\' as a function of both thicknesses. As the thickness of the silicon film becomes thinner, the trigger drain voltage increases due to stronger coupling. However, it was observed that the level of the trigger drain voltage can be modulated by the substrate bias in this way it is possible to operate the cell with lower voltage avoiding the damage and increasing the lifetime of the device. About the temperature, with its increase it was observed that the minimum drain voltage required to trigger the writing datum \'1\' decreased favoring the programming the cell. However the retention time is harmed (becomes smaller) due to the increment of leakage current in the PN junction. Analyzing the impact of the first and second gate on sense margin current and retention time, it was verified that depending on the voltage applied to the gate during the hold condition, the retention time may be limited by the generation or recombination of the carriers (holes). It was noted that there is a compromise between obtaining the best sense margin current and the best retention time. Since the retention is the most critical parameter, more attention should be given in order to obtain the optimization of this latter. It is concluded in this analysis that the best bias to retain the datum for longer time is the first interface being in accumulation mode and the second in depletion mode. In the study of biasing the drain during the read operation, it has been observed that the use of high drain voltage provides high sense margin, but at the same time, this polarization affect the data \'0\' due to high level of holes generation induced by impact ionization, which shortens the retention time and destroys the data \'0\' in multiple read operations. However, for low drain voltage during read operations it was possible to perform multiple read operations without losing the stored data and also higher retention time was obtained.

Le travail de recherche présenté dans ce manuscrit contribue à une étude générale de la susceptibilité électromagnétique (EM) d'un transistor MOS (Metal Oxide Semiconductor) dans une gamme de fréquences allant de 10 MHz à 1 GHz. Ce composant est destiné à un usage général pour des applications analogiques et numériques. Le but principal de ce travail est d'apporter une compréhension fine des mécanismes physiques mis en jeu au sein du composant lorsque ce dernier est soumis à une agression EM injectée en mode conduit au niveau de sa grille. Notre étude porte sur l'élaboration d'un modèle physique, essentiellement basé sur les variations de charges au sein du composant électronique. Cette approche permet à la fois de comprendre le fonctionnement nominal du transistor et la modification de son comportement lors d'un dysfonctionnement. En effet, la compréhension des mécanismes physiques mis en jeu est la base de la compréhension de la susceptibilité EM. Pour mettre en œuvre ce type d'approche, nous avons choisi d'étudier un type de susceptibilité correspondant à la modification de son point de fonctionnement sous agression EM. Cette modification du point de fonctionnement peut induire un dysfonctionnement du circuit dans lequel est implanté le transistor. Le phénomène physique à l'origine duquel les signaux parasites EM modifient le point de fonctionnement d'un composant électronique est le phénomène de redressement. Ce phénomène apparaît lorsqu'une distorsion est créée au sein du composant. C'est aussi pourquoi les non-linéarités du dispositif sont directement responsables de son observation. Ainsi, pour comprendre finement et physiquement l'effet induit par une agression EM, il est nécessaire de mettre en place une méthode d'étude. Celle-ci est basée sur une mesure des formes d'onde des courants à tous les accès du transistor. En effet, la visualisation de ces courants renseigne sur l'évolution des charges au sein de la structure. De plus, une telle mesure donne accès à une large palette d'observables (valeurs moyennes des courants, distorsions des courants, valeurs crêtes des courants, etc..). Dans un premier temps, les différentes mesures des formes d'onde des courants ont été réalisées lorsqu'une impulsion de tension était appliquée sur la grille du composant avec des temps de montée variables et choisis par rapport au temps de réponse du transistor. Cela nous a permis d'approfondir la compréhension du fonctionnement transitoire fort signal du MOSFET. Dans un second temps, nous avons mesuré les courants lors de l'application d'un signal EM à la grille du composant. En support à ces mesures nous avons utilisé deux outils de calcul : analytique et numérique. La méthode analytique permet la prédiction et l'identification des grandeurs du composant mises en jeu dans le mécanisme de la modification du comportement du transistor. La méthode numérique par simulation électrique permet, quant à elle, de prédire les effets de l'agression EM. Une étape de caractérisation statique et dynamique du composant a également été nécessaire pour enrichir la compréhension des phénomènes observés et fournir les entrées au modèle. / The research work presented here contributes to an overall study of the electromagnetic (EM) susceptibility of Metal Oxide Semiconductor Field Effect Transistors (MOSFET's), in a frequency range from 10 MHz to 1 GHz. This device is used for general purpose: analog and digital applications. The main aim of this study is to provide a detailed understanding of the physical mechanisms involved in the device when the Radio-Frequency (RF) interference is superimposed on the gate terminal. Our study focuses on the development of a physical model, based essentially on the charge variations within the electronic device. This approach allows to understand its behavior with and without the RF interference. Indeed, the knowledge of the involved physical mechanisms is the basic understanding of EM susceptibility. When RF interference is superimposed on the MOSFET terminals, various susceptibility effects take place depending on RF power level, frequency and the transistor operation region. Due to the nonlinearity of the MOS current-voltage characteristics, RF excitations cause distorted drain current waveform which leads to a bias point shift. This modification of the average drain current is called rectification effect. So we developed a method to clearly understand the effect induced by the EM interference. This method is based on the measurement of the currents waveforms to all of the transistor access. In fact, these currents waveforms measurements give us information on the charge variations within the electronic device. Moreover, such a measurement provides access to a wide range of current information (average values, distortion, peak values, etc.). Initially, the different currents waveforms measurements were made when a voltage ramp was applied to the device gate with variable rise time in respect to the transistor response time. This allowed us to understand the large signal transient response of the MOSFET. Secondly, we measured the currents waveforms when an EM interference was injected to the gate terminal. In support of these measurements we used two computation tools: analytical and numerical. The analytical method allows prediction and identification of the quantities of the device involved in the modification of transistor's behavior. The numerical method allows electrical simulation to predict the effects of EM aggression. A static and dynamic characterization of the component was also necessary to understand the observed phenomenon and provide data to the electrical model.

The MOS-gated thyristors (MGT) refer to the class of power devices that combine the ease of a MOS gate control with the superior current carrying capability of a thyristor structure for high-power applications. The MOS-controlled thyristor (MCT) is a typical MGT device. A comprehensive investigation of the reverse-biased safe operating area (RBSOA) characteristics of the MCT has been undertaken. The electrical failure mechanisms of the MCT are discussed, and the relationship between the dynamic avalanche limited RBSOA boundary of the MCT and the lower open-base transistor is identified. An analytical model based on the dynamic current gain concept is proposed to characterize the open-base transistor. For the first time, a RBSOA characteristic equation is developed for the MCT and a unified view of the RBSOA characteristics of the MCT is presented. The fundamental characteristics of the MCT are compared to those of the insulated gate bipolar transistor (IGBT) at two levels: unit-cell and multi-cell. The investigation of the unit-cell level focuses on the tradeoff between the on-state voltage drop, the turn-off loss, and the RBSOA characteristic. The investigation of the multi-cell level reveals the fundamental difference between the MCT and the IGBT in handling the non-uniform turn-off caused by the internal propagation gate delay of a large-area device. Lack of current saturation capability is identified as the main reason for the severe degradation of the turn-off capability of a large-area multi-cell MCT. The current saturation and controlled turn-on capabilities can be realized in the MGT devices with dual operation modes. For the first time, a dual operation mode MCT developed with superior current saturation capability is used to demonstrate how the dual operation device can be beneficial in the switching circuit application. The maximum controllable current density (Jmcc) is the most important characteristic of the dual operation mode MGT devices. A first-order analytic model is developed to characterize the Jmcc of the dual operation mode MGT structures compatible with the IGBT fabrication process. A new device structure with improved Jmcc characteristics is proposed and verified by both simulation and experimental results. The dissertation also carries out a comprehensive investigation of the development of power diodes. A new power diode, called the Trench Bipolar Junction Diode (TBJD), which has superior dynamic characteristics over the conventional P-i-N diode, is proposed. The TBJD controls the anode injection efficiency of the diode by the action of a reverse active transistor structure integrated into its anode junction. The reverse active transistor helps tailor an optimized on-state carrier profile to improve the diode switching characteristics. A novel self-aligned process is developed to fabricate the TBJD. Experimental characterization of the fabricated TBJD devices shows that the TBJD achieves superior dynamic characteristics without sacrificing the on-state voltage drop and the leakage current characteristics. / Ph. D.

Approved for public release, distribution is unlimited / The Basic School (TBS) is the first school assignment for all Marine Officers. While assigned to TBS unrestricted ground officers compete for and are assigned a Military Occupational Skill (MOS). The process of educating the Marine Officers about the different MOSs is primarily accomplished by word of mouth at MOS Mixers (social events) and one-on-one discussions. The assignment of the MOS to the Marine Officer is based on the officer's lineal standing within his/her company. Officers are ranked lineally based on a composite score of academic and leadership grades. To ensure a quality distribution of officers into MOSs, the company is divided into thirds (Top, Middle, Bottom) and the vacancies assigned to the company are divided into thirds (Top, Middle, Bottom). Officers compete for an MOS within their assigned third. The current assignment system has remained virtually unchanged over the last thirty years. It is a mostly manually process that provides little visibility of the data, and does not utilize automated information tools for report generation of statistical information. This joint thesis team has developed a Two-Tier Client/Server Information Management System for use by the lieutenants and staff officers of The Basic School and it is called MyMOS. This system was developed using current industry standards that are compliant with those of the Department of Defense. It is the first of its kind at TBS and is designed to be employed as an operational system. MyMOS was designed with an interface that would maximize acceptance and reduce total ownership cost. / Captain, United States Marine Corps / Lieutenant Colonel, United States Marine Corps