Les applications de calcul haute-performance (HPC) nécessitent des capacités de calcul conséquentes, qui sont généralement atteintes à l'aide de fermes de serveurs au détriment de la consommation énergétique d'une telle solution. L'accélération d'applications sur des plateformes hétérogènes, comme par exemple des FPGA ou des GPU, permet de réduire la consommation énergétique et correspond donc à un compromis architectural plus séduisant. Elle s'accompagne cependant d'un changement de paradigme de programmation et les plateformes hétérogènes sont plus complexes à prendre en main pour des experts logiciels. C'est particulièrement le cas des développeurs de produits financiers en finance quantitative. De plus, les applications financières évoluent continuellement pour s'adapter aux demandes législatives et concurrentielles du domaine, ce qui renforce les contraintes de programmabilité de solutions d'accélérations. Dans ce contexte, l'utilisation de flots haut-niveaux tels que la synthèse haut-niveau (HLS) pour programmer des accélérateurs FPGA n'est pas suffisante. Une approche spécifique au domaine peut fournir une réponse à la demande en performance, sans que la programmabilité d'applications accélérées ne soit compromise.Nous proposons dans cette thèse une approche de conception haut-niveau reposant sur le standard de programmation hétérogène OpenCL. Cette approche repose notamment sur la nouvelle implémentation d'OpenCL pour FPGA introduite récemment par Altera. Quatre contributions principales sont apportées : (1) une étude initiale d'intégration de c'urs de calculs matériels à une librairie logicielle de calcul financier (QuantLib), (2) une exploration d'architectures et de leur performances respectives, ainsi que la conception d'une architecture dédiée pour l'évaluation d'option américaine et l'évaluation de volatilité implicite à partir d'un flot haut-niveau de conception, (3) la caractérisation détaillée d'une plateforme Altera OpenCL, des opérateurs élémentaires, des surcouches de contrôle et des liens de communication qui la compose, (4) une proposition d'un flot de compilation spécifique au domaine financier, reposant sur cette dernière caractérisation, ainsi que sur une description des applications financières considérées, à savoir l'évaluation d'options. / The need for resources in High Performance Computing (HPC) is generally met by scaling up server farms, to the detriment of the energy consumption of such a solution. Accelerating HPC application on heterogeneous platforms, such as FPGAs or GPUs, offers a better architectural compromise as they can reduce the energy consumption of a deployed system. Therefore, a change of programming paradigm is needed to support this heterogeneous acceleration, which trickles down to an increased level of programming complexity tackled by software experts. This is most notably the case for developers in quantitative finance. Applications in this field are constantly evolving and increasing in complexity to stay competitive and comply with legislative changes. This puts even more pressure on the programmability of acceleration solutions. In this context, the use of high-level development and design flows, such as High-Level Synthesis (HLS) for programming FPGAs, is not enough. A domain-specific approach can help to reach performance requirements, without impairing the programmability of accelerated applications.We propose in this thesis a high-level design approach that relies on OpenCL, as a heterogeneous programming standard. More precisely, a recent implementation of OpenCL for Altera FPGA is used. In this context, four main contributions are proposed in this thesis: (1) an initial study of the integration of hardware computing cores to a software library for quantitative finance (QuantLib), (2) an exploration of different architectures and their respective performances, as well as the design of a dedicated architecture for the pricing of American options and their implied volatility, based on a high-level design flow, (3) a detailed characterization of an Altera OpenCL platform, from elemental operators, memory accesses, control overlays, and up to the communication links it is made of, (4) a proposed compilation flow that is specific to the quantitative finance domain, and relying on the aforementioned characterization and on the description of the considered financial applications (option pricing).

Le travail décrit dans cette thèse porte sur une nouvelle méthodologie de caractérisation des circuits sécurisés basée sur une rétro-conception matérielle partielle : d’une part afin d’améliorer l’injection de fautes laser, d’autre part afin de détecter la présence de Chevaux de Troie Matériels (CTMs). Notre approche est dite partielle car elle est basée sur une seule couche matérielle du composant et car elle ne vise pas à recréer une description schématique ou fonctionnelle de l’ensemble du circuit.Une méthodologie invasive de rétro-conception partielle bas coût, rapide et efficace est proposée. Elle permet d’obtenir une image globale du circuit où seule l’implémentation des caissons des transistors est visible. La mise en œuvre de cette méthodologie est appliquée sur différents circuits sécurisés. L’image obtenue selon la méthodologie déclinée précédemment est traitée afin de localiser spatialement les portes sensibles, voire critiques en matière de sécurité. Une fois ces portes sensibles identifiées, nous caractérisons l’effet du laser sur différentes parties de ces cellules de bases et nous montrons qu’il est possible de contrôler à l’aide d’injections de fautes laser la valeur contenue dans ces portes. Cette technique est inédite car elle valide le modèle de fautes sur une porte complexe en technologie 90 nm. Pour finir une méthode de détection de CTMs est proposée avec le traitement de l’image issue de la rétro-conception partielle. Nous mettons en évidence l’ajout de portes non répertoriées avec l’application sur un couple de circuits. La méthode permet donc de détecter, à moindre coût, de manière rapide et efficace la présence de CTMs. / The work described in this thesis covers an integrated circuit characterization methodology based on a partial hardware reverse engineering. On one hand in order to improve integrated circuit security characterization, on the other hand in order to detect the presence of Hardware Trojans. Our approach is said partial as it is only based on a single hardware layer of the component and also because it does not aim to recreate a schematic or functional description of the whole circuit. A low cost, fast and efficient reverse engineering methodology is proposed. The latter enables to get a global image of the circuit where only transistor's active regions are visible. It thus allows localizing every standard cell. The implementation of this methodology is applied over different secure devices. The obtained image according to the methodology declined earlier is processed in order to spatially localize sensible standard cells, nay critical in terms of security. Once these cells identified, we characterize the laser effect over different location of these standard cells and we show the possibility with the help of laser fault injection the value they contain. The technique is novel as it validates the fault model over a complex gate in 90nm technology node.Finally, a Hardware Trojan detection method is proposed using the partial reverse engineering output. We highlight the addition of few non listed cells with the application on a couple of circuits. The method implementation therefore permits to detect, without full reverse-engineering (and so cheaply), quickly and efficiently the presence of Hardware Trojans.

Avec la mondialisation du marché des semi-conducteurs, l'intégrité des circuits intégrés (CI) est devenue préoccupante... On distingue deux menaces principales : les chevaux de Troie matériel (CTM) et les contrefaçons. La principale limite des méthodes de vérification de l’intégrité proposées jusqu'à maintenant est le biais induit par les variations des procédés de fabrication. Cette thèse a pour but de proposer une méthode de détection embarquée de détection de CTM et de contrefaçons. À cette fin, une caractérisation de l'impact des modifications malveillantes sur un réseau de capteurs embarqué a été effectuée. L'addition malicieuse de portes logiques (CTM) ou la modification de l'implémentation du circuit (contrefaçons) modifie la distribution de la tension à la l'intérieur du circuit. Une nouvelle approche est proposée afin d'éliminer l'influence des variations des procédés. Nous posons que pour des raisons de cout et de faisabilité, une infection est faite à l'échelle d'un lot de production. Un nouveau modèle de variation de performance temporelle des structures CMOS en condition de design réel est introduit. Ce modèle est utilisé pour créer des signatures de lots indépendantes des variations de procédé et utilisé pour définir une méthode permettant de détecter les CTMs et les contrefaçons.Enfin nous proposons un nouveau distingueur permettant de déterminer, avec un taux de succès de 100%, si un CI est infecté ou non. Ce distingueur permet de placer automatiquement un seuil de décision adapté à la qualité des mesures et aux variations de procédés. Les résultats ont été expérimentalement validés sur un lot de cartes de prototypage FPGA. / Due to the trend to outsourcing semiconductor manufacturing, the integrity of integrated circuits (ICs) became a hot topic. The two mains threats are hardware Trojan (HT) and counterfeits. The main limit of the integrity verification techniques proposed so far is that the bias, induced by the process variations, restricts their efficiency and practicality. In this thesis we aim to detect HTs and counterfeits in a fully embedded way. To that end we first characterize the impact of malicious insertions on a network of sensors. The measurements are done using a network of Ring oscillators. The malicious adding of logic gates (Hardware Trojan) or the modification of the implementation of a different design (counterfeits) will modify the voltage distribution within the IC.Based on these results we present an on-chip detection method for verifying the integrity of ICs. We propose a novel approach which in practice eliminates this limit of process variation bias by making the assumption that IC infection is done at a lot level. We introduce a new variation model for the performance of CMOS structures. This model is used to create signatures of lots which are independent of the process variations. A new distinguisher has been proposed to evaluate whether an IC is infected. This distinguisher allows automatically setting a decision making threshold that is adapted to the measurement quality and the process variation. The goal of this distinguisher is to reach a 100\% success rate within the set of covered HTs family. All the results have been experientially validated and characterized on a set of FPGA prototyping boards.

Aujourd'hui, nous utilisons de plus en plus d'appareils "connectés" (téléphone portable, badge d'accès ou de transport, carte bancaire NFC, ...), et cette tendance ne va pas s'inverser. Ces appareils requièrent l'utilisation de primitives cryptographiques, embarquées dans des composants électroniques, dans le but de protéger les communications. Cependant, des techniques d'attaques permettent d'extraire de l'information du composant électronique ou fauter délibérément son fonctionnement. Un nouveau médium d'attaque, exploitant les ondes électromagnétiques est en pleine expansion. Ce médium, par rapport à des techniques de fautes à base de perturbations par faisceau LASER, propose l'avantage d’être à relativement faible coût. Nous présentons dans cette thèse la résistance d'un type de bloc cryptographique, à savoir les générateurs de nombres réellement aléatoires, aux ondes électromagnétiques. Nous montrons qu'il est possible d'extraire de l'information sensible du champ électromagnétique produit par le composant électronique, et qu'il est également possible de perturber un générateur en le soumettant à un fort champ électromagnétique harmonique / Nowadays, our society is using more and more connected devices (cellphones, transport or access card NFC debit card, etc.), and this trend is not going to reverse. These devices require the use of cryptographic primitives, embedded in electronic circuits, in order to protect communications. However, some attacks can allow an attacker to extract information from the electronic circuit or to modify its behavior. A new channel of attack, using electromagnetic waves is skyrocketing. This channel, compared to attacks based on LASER beam, is relatively inexpensive. We will, in this thesis, present a new attack, using electromagnetic waves, of a certain type of cryptographic primitive: the true random number generator. We will show that it is possible to extract sensitive information from the electromagnetic radiation coming from the electronic device. We will also show that it is possible to completly modify the behavior of the true random number generator using a strong electromagnetic field

Tout au long de l’histoire coloniale, les habitations des classes irlandaises les plus modestes, les cabanes, furent décrites par les étrangers, Anglais pour la plupart, comme étant des constructions plus que médiocres, preuves de la nature « sauvage » et « barbare » des indigènes. Le caractère enfumé, le toit de chaume, le tas de fumier, et la cohabitation entre humains et animaux, ont été interprétés à partir de préjugés et de stéréotypes raciaux et non pas explicités en tant qu’expressions de conditions économiques, sociales, politiques ou environnementales. La thèse démontre que ces techniques vernaculaires observées au sein des habitations et autres constructions, telles que, l'enfumage et l'imprégnation de suie au niveau des murs en tourbe et des toits, avaient une raison d’être : ces pratiques étaient destinées à créer des matériaux capables d’enrichir le sol. La façon dont les matériaux étaient utilisés, le savoir-faire et la qualité de la transmission, désignés dans cette thèse sous le terme de « métis », ne fait que mettre en valeur la sagesse des autochtones capables de susciter des stratégies nécessaires à la survie. La réorientation des modèles architecturaux vernaculaires permettra d’établir une nouvelle définition de la construction traditionnelle pour aboutir à une approche reconfigurée et plus inclusive ainsi qu'à une meilleure compréhension de ses dimensions historiques et ethnographiques. Cette reconfiguration des études interdisciplinaires, ouverte aux différents paradigmes, inclurait la sagesse de la tradition. Ceci changerait la manière dont l’architecture vernaculaire pourrait être étudiée, gérée et réévaluée. / Taking the Irish cabin as object, this thesis deconstructs the outsider accounts and their contribution to a negative interpretation of such, particularly within the context of postcolonial scholarly literature. Such outsider accounts have an added significance in scholarship in so far as they retained a strict uniformity even while other formal studies changed perspective. This reveals certain ideological assumptions which are examined. The collision between the imposition of a dominating knowledge and practices drawn from indigenous wisdom is examined through the prism of descriptions and interpretations of materials and labour in specific ecological and economic contexts. A case study in the Claddagh village in the West of Ireland examines these contradictions in detail. The survival of such outsider accounts has had its consequence in contemporary constructions as to the meaning and function of the vernacular house. The recovery of the Irish cabin as an object of study within vernacular architecture must be achieved within a context of examining clearance, changes in housing and the major restructuring of economy and society occasioned by the Great Famine. The recovery of a proper account of their function as perceived by those who lived in such habitations in the rural economy is central to this thesis.

Les architectures des machines de calcul sont de plus en plus complexes et hiérarchiques, avec des processeurs multicœurs, des bancs mémoire distribués, et de multiples bus d'entrées-sorties. Dans le cadre du calcul haute performance, l'efficacité de l'exécution des applications parallèles dépend du coût de communication entre les tâches participantes qui est impacté par l'organisation des ressources, en particulier par les effets NUMA ou de cache.Les travaux de cette thèse visent à l'étude et à l'optimisation des communications haute performance sur les architectures hiérarchiques modernes. Ils consistent tout d'abord en l'évaluation de l'impact de la topologie matérielle sur les performances des mouvements de données, internes aux calculateurs ou au travers de réseaux rapides, et pour différentes stratégies de transfert, types de matériel et plateformes. Dans une optique d'amélioration et de portabilité des performances, nous proposons ensuite de prendre en compte les affinités entre les communications et le matériel au sein des bibliothèques de communication. Ces recherches s'articulent autour de l'adaptation du placement des tâches en fonction des schémas de transfert et de la topologie des calculateurs, ou au contraire autour de l'adaptation des stratégies de mouvement de données à une répartition définie des tâches. Ce travail, intégré aux principales bibliothèques MPI, permet de réduire de façon significative le coût des communications et d'améliorer ainsi les performances applicatives. Les résultats obtenus témoignent de la nécessité de prendre en compte les caractéristiques matérielles des machines modernes pour en exploiter la quintessence. / The emergence of multicore processors led to an increasing complexity inside the modern servers, with many cores, distributed memory banks and multiple Input/Output buses. The execution time of parallel applications depends on the efficiency of the communications between computing tasks. On recent architectures, the communication cost is largely impacted by hardware characteristics such as NUMA or cache effects. In this thesis, we propose to study and optimize high performance communication on hierarchical architectures. We first evaluate the impact of the hardware affinities on data movement, inside servers or across high-speed networks, and for multiple transfer strategies, technologies and platforms. We then propose to consider affinities between hardware and communicating tasks inside the communication libraries to improve performance and ensure their portability. To do so,we suggest to adapt the tasks binding according to the transfer method and thetopology, or to adjust the data transfer strategies to a defined task distribution. Our approaches have been integrated in some main MPI implementations. They significantly reduce the communication costs and improve the overall application performance. These results highlight the importance of considering hardware topology for nowadays servers.

Depuis près de 40 ans, les designers n’échappent pas à la tournure politique de la crise écologique et aux outils normatifs qu’elle engendre pour concevoir notre rapport au monde. Dans ce champ professionnel, le concept de durabilité a été appliqué particulièrement au choix des matériaux et les normes qui en ont découlé ont tendu à consolider les propriétés esthétiques promulguées par le Mouvement moderne. Cette esthétique endémique, fortement uniformisante, anthropocentrée et anhistorique est à l’encontre du programme de changement promis par les politiques environnementales qui enjoint l’engagement citoyen, la construction du commun entre les individus, et aussi avec les autres, les non-humains. Les critiques exprimées contre le Mouvement moderne et l’environnementalisme ont pourtant montré que l’engagement écologique peut prendre forme dans une autre esthétique, une esthétique qui, en outre, défait la distinction entre nature et culture et conserve aux personnes une capacité d’agir nécessaire à la durabilité du monde. En posant un regard anthropologique sur l’esthétique, dans une perspective pragmatique et réaliste, cette thèse avance que l’engagement envers la cause écologique dépend de cette esthétique particulière. L’hypothèse est que l’engagement écologique est étroitement lié à la possibilité d’une esthétique de l’usure — capacité de la matérialité à se transformer, à porter l’usage et le temps. Afin de vérifier cette hypothèse, diverses formes d’engagement écologique ont été identifiées, et leurs propriétés esthétiques visuelles documentées. Une enquête photoethnographique a été réalisée entre 2014 et 2016 auprès de six individus, deux couples et quatre communautés engagés envers la cause écologique dans des milieux de vie urbanisés. Les terrains d’enquêtes comptent un squat activiste autogéré à Istanbul, un centre culturel et social habité autogéré à Berlin, un quartier autogéré à Copenhague, une habitation communautaire, des simplistes volontaires à Montréal et une autoethnographie performative effectuée à la lumière des pratiques observées sur le terrain. Une documentation photographique contextualisée par le biais d’un carnet de terrain a permis de décrire les propriétés esthétiques des lieux habités et des gestes posés au nom du souci écologique. Les résultats montrent que l’esthétique de l’usure est une qualité transversale de ces milieux de vie. Elle s’atteste dans la matérialité artificielle et naturelle, mais aussi gestuelle. Les résultats révèlent aussi douze autres propriétés esthétiques déterminantes de l’engagement écologique. Cette recherche permet de poser un regard critique sur les pratiques des designers adoptées au nom de la durabilité. Elle contribue à une compréhension plus riche des propriétés esthétiques oppressives, liberticides, écologiques et engageantes. L’une des particularités du design est sa capacité à agir sur l’esthétique du quotidien. Ces connaissances permettent aux designers et autres producteurs de l’environnement artificiel de considérer l’esthétique comme un levier d’action pour l’engagement et la transition écologique. Particulièrement, elles démontrent que l’esthétique est un élément clé des transformations sociales et culturelles, mais sa dimension anthropologique reste à explorer, à expérimenter et à légitimer. Enfin, ce travail aspire à éclairer, sur un plan théorique, le rapport entre l’esthétique et l’engagement, puis à sonder la possibilité d’une (contre)politique de l’artificiel pour améliorer les modes de production de demain. / In the last forty years, designers have not been immune to the political turn of the ecological crisis and the normative tools that it generated to design our relationship to the world. In this professional field, the sustainability has been applied particularly to the choice of materials and the standards created have tended to consolidate the aesthetic properties of the Modern Movement. This endemic aesthetic, highly standardizing, anthropocentric and ahistorical is opposite to the change promised by environmental policies which require citizen commitment, building a community between human beings, and also with others, non-humans. Criticisms against the Modern Movement and environmentalism showed that the ecological commitment can take shape in another aesthetic, an aesthetic which also defeats the distinction between nature and culture and preserves the agency of people for sustainability. Looking at aesthetic through an anthropological approach, from a pragmatist and realistic perspective, this thesis argues that the ecological commitment depends on this particular aesthetic. The hypothesis is that the ecological commitment is closely linked to aesthetics of wear - the ability of materiality (bodies and things) to transform, to show mark of uses and time. To verify this hypothesis, various forms of ecological commitment have been identified, and their visual aesthetic properties documented. A photo ethnographic survey was conducted between 2014-2016 with six individuals, two couples and four ecological communities, all settled in urban areas. The fieldwork includes a self-managed activist squat in Istanbul, a self-managed cultural and social center in Berlin, a self-managed neighborhood in Copenhagen, a communitarian house in Montreal, persons following the principles of simple living in Montreal and a self-ethnography performed in the light of ecological practices observed in these fieldworks. A photographic data collection contextualized through a field notebook allows to describe the aesthetic properties of those ecological places and the actions undertaken. The results show that the aesthetics of wear is a transversal quality of these environments. It was identified in artificial and natural materiality, but also in gestures. The analysis also reveals twelve other aesthetic properties crucial to ecological commitment. This research allows us to take a critical look at sustainable practices. It contributes to a richer understanding of oppressive and engaging aesthetic properties. Designers shapes the everyday aesthetics. The knowledge produced allows designers and the other producers of the artificial environment to consider aesthetics as a lever of action for commitment and ecological transition. In particular, it demonstrates that aesthetics is a key element of social and cultural transformations, but its anthropological dimension remains to be explored, tested and legitimized. Finally, this work aspires to contribute, on a theoretical level, to the relationship between aesthetics and commitment, and explore the possibility of a policy (or not) for artificial to improve our future production patterns.

Cette recherche vise à déterminer les pratiques funéraires au sein des nécropoles de la région du Talyche (vallée du Lenkoran au sud de l'Azerbaïdjan; nord-ouest de l'Iran) pour les périodes du Bronze Récent jusqu'aux premiers âges du Fer. Grace à Jacques de Morgan, qui a exploré le Caucase à la fin du XIXe s., le Musée d'Archéologie Nationale (MAN) possède aujourd'hui de très importantes/riches collections provenant des nécropoles du Talyche. 23 nécropoles sont examinées dans cette thèse. L'étude typo-chronologique de leur mobilier nous permettra d'une part de caractériser les pratiques funéraires au sein des nécropoles du Talyche, pour la période allant de l'âge du Bronze Récent jusqu'aux premiers âges du Fer et d'autre part de mieux définir la période charnière de la transition entre l'âge du Bronze et l'âge du Fer ainsi que d'éclairer la nature des liens étroits qui unissaient les nécropoles de la région avec les régions voisines d'Iran, du Caucase et d'Anatolie. / The purpose of this study is to determine the funerary practices in necropolises of the Talyche area (Lankaran Valley in southern Azerbaijan, northwestern Iran) for the Late Bronze Age and the Early Iron Age. Thanks to Jacques de Morgan, who explored the Caucasus in the late nineteenth century, The Musée d' Archéologie Nationale (MAN) has now a very important and rich collections from the necropolises of the Talysh area. 23 necropolises are examined in this Ph-D. The typo-chronological study of its artefacts will enable us, first of all, to characterize the funeral practices in the cemeteries of Talysh area for the period of the Late Bronze age to the early Iron age, and secondly to better define the key period of transition between Bronze age and Iron age as well as to clarify the nature of close relationship between the cemeteries of the region with neighboring regions of Iran, Caucasus and Anatolia.

De part leur capacité de reconfiguration et les performances qu’ils offrent, les FPGAs sont de bons candidats pour accélérer des applications dans le Cloud. Cependant, les FPGAs présentent certaines caractéristiques qui font obstacle à leur utilisation dans le Cloud et leur adoption par les clients : premièrement, la programmation des FPGAs se fait à bas niveau et demande une certaine expertise, que n’ont pas nécessairement les clients habituels du Cloud. Deuxièmement, les FPGAs ne présentent pas de mécanismes natifs permettant leur intégration dans le modèle de gestion dynamique d’une infrastructure Cloud.Dans ce travail, nous proposons d’utiliser des architectures overlay afin de faciliter l’adoption, l’intégration et l’exploitation de FPGAs dans le Cloud. Les overlays sont des architectures reconfigurables elles-mêmes implémentée sur FPGA. En tant que couche d’abstraction matérielle placée entre le FPGA et les applications, les overlays permettent de monter le niveau d’abstraction du modèle d’exécution présenté aux applications et aux utilisateurs, ainsi que d’implémenter des mécanismes facilitant leur intégration et leur exploitation dans une infrastructure Cloud.Ce travail présente une approche verticale adressant tous les aspects de la mise en œuvre d’overlays dans le Cloud en tant qu’accélérateurs reconfigurables par les clients : de la conception et l’implémentation des overlays, leur intégration sur des plateformes FPGA commerciales, la mise en place de leurs mécanismes d’exploitation, jusqu’à la réalisationde leurs outils de programmation. L’environnement réalisé est complet, modulaire et extensible, il repose en partie sur différents outils existants, et démontre la faisabilité de notre approche. / Due to their reconfigurable capability and the performance they offer, FPGAs are good candidates for accelerating applications in the cloud. However, FPGAs have some features that hinder their use in the Cloud as well as their adoption by customers : first, FPGA programming is done at low level and requires some expertise that usual Cloud clients do not necessarily have. Secondly, FPGAs do not have native mechanisms allowing them to easily fit in the dynamic execution model of the Cloud.In this work, we propose to use overlay architectures to facilitate FPGA adoption, integration, and operation in the Cloud. Overlays are reconfigurable architectures synthesized on FPGA. As hardware abstraction layers placed between the FPGA and applications, overlays allow to raise the abstraction level of the execution model presented to applications and users, as well as to implement mechanisms making them fit in a Cloud infrastructure.This work presents a vertical approach addressing all aspects of overlay operation in the Cloud as reconfigurable accelerators programmable by tenants : from designing and implementing overlays, integrating them on commercial FPGA platforms, setting up their operating mechanisms, to developping their programming tools. The environment developped in this work is complete, modular and extensible, it is partially based on several existing tools, and demonstrate the feasibility of our approach.

SLAM (localisation et cartographie simultanées) joue un rôle important dans plusieurs applications telles que les robots autonomes, les véhicules intelligents, les véhicules aériens sans pilote (UAV) et autres. De nos jours, les applications SLAM basées sur la vision en temps réel deviennent un sujet d'intérêt général dans de nombreuses recherches. L'une des solutions pour résoudre la complexité de calcul des algorithmes de traitement d'image, dédiés aux applications SLAM, consiste à effectuer un traitement de haut ou de bas niveau sur les coprocesseurs afin de créer un système sur puce. Les architectures hétérogènes ont démontré leur capacité à devenir des candidats potentiels pour un système sur puce dans une approche de co-conception de logiciels matériels. L'objectif de cette thèse est de proposer un système de vision implémentant un algorithme SLAM sur une architecture hétérogène (CPU-GPU ou CPU-FPGA). L'étude permettra d'évaluer ce type d'architectures et contribuer à répondre aux questions relatives à la définition des fonctions et/ou opérateurs élémentaires qui devraient être implantés et comment intégrer des algorithmes de traitement de données tout en prenant en considération l'architecture cible (dans un contexte d'adéquation algorithme architecture). Il y a deux parties dans un système SLAM visuel : Front-end (extraction des points d'intérêt) et Back-end (cœur de SLAM). Au cours de la thèse, concernant la partie Front-end, nous avons étudié plusieurs algorithmes de détection et description des primitives dans l’image. Nous avons développé notre propre algorithme intitulé HOOFR (Hessian ORB Overlapped FREAK) qui possède une meilleure performance par rapport à ceux de l’état de l’art. Cet algorithme est basé sur la modification du détecteur ORB et du descripteur bio-inspiré FREAK. Les résultats de l’amélioration ont été validés en utilisant des jeux de données réel connus. Ensuite, nous avons proposé l'algorithme HOOFR-SLAM Stereo pour la partie Back-end. Cet algorithme utilise les images acquises par une paire de caméras pour réaliser la localisation et cartographie simultanées. La validation a été faite sur plusieurs jeux de données (KITTI, New_College, Malaga, MRT, St_lucia…). Par la suite, pour atteindre un système temps réel, nous avons étudié la complexité algorithmique de HOOFR SLAM ainsi que les architectures matérielles actuelles dédiées aux systèmes embarqués. Nous avons utilisé une méthodologie basée sur la complexité de l'algorithme et le partitionnement des blocs fonctionnels. Le temps de traitement de chaque bloc est analysé en tenant compte des contraintes des architectures ciblées. Nous avons réalisé une implémentation de HOOFR SLAM sur une architecture massivement parallèle basée sur CPU-GPU. Les performances ont été évaluées sur un poste de travail puissant et sur des systèmes embarqués basés sur des architectures. Dans cette étude, nous proposons une architecture au niveau du système et une méthodologie de conception pour intégrer un algorithme de vision SLAM sur un SoC. Ce système mettra en évidence un compromis entre polyvalence, parallélisme, vitesse de traitement et résultats de localisation. Une comparaison avec les systèmes conventionnels sera effectuée pour évaluer l'architecture du système définie. Vue de la consommation d'énergie, nous avons étudié l'implémentation la partie Front-end sur l'architecture configurable type soc-FPGA. Le SLAM kernel est destiné à être exécuté sur un processeur. Nous avons proposé une architecture par la méthode HLS (High-level synthesis) en utilisant langage OpenCL. Nous avons validé notre architecture sur la carte Altera Arria 10 soc. Une comparaison avec les systèmes les plus récents montre que l’architecture conçue présente de meilleures performances et un compromis entre la consommation d’énergie et les temps de traitement. / SLAM (Simultaneous Localization And Mapping) has an important role in several applications such as autonomous robots, smart vehicles, unmanned aerial vehicles (UAVs) and others. Nowadays, real-time vision based SLAM applications becomes a subject of widespread interests in many researches. One of the solutions to solve the computational complexity of image processing algorithms, dedicated to SLAM applications, is to perform high or/and low level processing on co-processors in order to build a System on Chip. Heterogeneous architectures have demonstrated their ability to become potential candidates for a system on chip in a hardware software co-design approach. The aim of this thesis is to propose a vision system implementing a SLAM algorithm on a heterogeneous architecture (CPU-GPU or CPU-FPGA). The study will allow verifying if these types of heterogeneous architectures are advantageous, what elementary functions and/or operators should be added on chip and how to integrate image-processing and the SLAM Kernel on a heterogeneous architecture (i. e. How to map the vision SLAM on a System on Chip).There are two parts in a visual SLAM system: Front-end (feature extraction, image processing) and Back-end (SLAM kernel). During this thesis, we studied several features detection and description algorithms for the Front-end part. We have developed our own algorithm denoted as HOOFR (Hessian ORB Overlapped FREAK) extractor which has a better compromise between precision and processing times compared to those of the state of the art. This algorithm is based on the modification of the ORB (Oriented FAST and rotated BRIEF) detector and the bio-inspired descriptor: FREAK (Fast Retina Keypoint). The improvements were validated using well-known real datasets. Consequently, we propose the HOOFR-SLAM Stereo algorithm for the Back-end part. This algorithm uses images acquired by a stereo camera to perform simultaneous localization and mapping. The HOOFR SLAM performances were evaluated on different datasets (KITTI, New-College , Malaga, MRT, St-Lucia, ...).Afterward, to reach a real-time system, we studied the algorithmic complexity of HOOFR SLAM as well as the current hardware architectures dedicated for embedded systems. We used a methodology based on the algorithm complexity and functional blocks partitioning. The processing time of each block is analyzed taking into account the constraints of the targeted architectures. We achieved an implementation of HOOFR SLAM on a massively parallel architecture based on CPU-GPU. The performances were evaluated on a powerful workstation and on architectures based embedded systems. In this study, we propose a system-level architecture and a design methodology to integrate a vision SLAM algorithm on a SoC. This system will highlight a compromise between versatility, parallelism, processing speed and localization results. A comparison related to conventional systems will be performed to evaluate the defined system architecture. In order to reduce the energy consumption, we have studied the implementation of the Front-end part (image processing) on an FPGA based SoC system. The SLAM kernel is intended to run on a CPU processor. We proposed a parallelized architecture using HLS (High-level synthesis) method and OpenCL language programming. We validated our architecture for an Altera Arria 10 SoC. A comparison with systems in the state-of-the-art showed that the designed architecture presents better performances and a compromise between power consumption and processing times.