Este trabalho reporta o estudo e desenvolvimento do processo de deposição química a vapor enriquecida por plasma de alta densidade de filmes finos de óxido de silício obtidos em ultra baixa temperatura, inferior a 100°C, tendo como fonte de silício o vapor de TEOS. O principal objetivo deste trabalho é, além da obtenção de filmes de óxido de silício com propriedades elétricas adequadas para utilização em TFTs, compreender os fenômenos que regem o processo de deposição química sob um plasma de alta densidade a partir da caracterização estrutural e elétrica de filmes depositados sob diferentes condições de processo, de modo a poder-se controlar as propriedades dos materiais obtidos. As técnicas de análise empregadas para a caracterização das amostras foram: elipsometria, FTIRS, RBS, curvas de taxa de deposição e corrosão, curvas capacitância versus tensão de alta freqüência, curvas corrente elétrica versus tensão. Os principais resultados obtidos através da caracterização elétrica de capacitores MOS com área 9 x 10-4 cm-2, construídos a partir dos filmes de SiOx depositados, são: VFB = -3,94 V; eOX = 3,92; QSS/q = 6,08×1011 cm-2; EBD = 9,44 MV/cm e JLK = 2,50×10-7 A/cm-2 @ 4 MV/cm. / This work reports on the results obtained from high-density plasma enhanced chemical vapor deposited silicon oxide films at ultra low temperature, i.e. 30°C, using TEOS vapor as the silicon source oxidized with assistance of argon. The objectives of this work are: first, understand the phenomena that conducts the chemical vapor deposition in high density regime in order to control the deposited silicon oxide films properties, and also obtain silicon oxide films with adequate properties, from structural and electric characterization of films deposited under different process conditions, in order to control the properties of the deposited materials, for use in TFT\'s technology. Different analysis techniques were applied to characterize the deposited layers: ellipsometry, FTIRS, RBS, deposition and etch rate curves, capacitance versus voltage in high-frequency curves and electric current versus voltage curves. Obtained results were presented and subdivided in accordance with TEOS flow used in the deposition process: 0,5 sccm (for temperatures of 30, 150 and 250°C), 1 and 4 sccm. Characterization results were obtained by the different techniques employed suggests the adequate control of the silicon oxide films characteristics according HD-PECVD/TEOS process parameters which are: stoichiometry, density, Si-H and Si-OH bonds content, position of Si-O peak and absence of organic contamination. The main results obtained from the electric characterization MOS capacitors with area 9 x 10-4 cm-2, implemented with deposited SiOx films, are: VFB = -3,94 V; eOX = 3,92; QSS/q = 6,08×1011 cm-2; EBD = 9,44 MV/cm and JLK = 2,50×10-7 A/cm-2 @ 4 MV/cm.

Este trabalho reporta o estudo e desenvolvimento do processo de deposição química a vapor enriquecida por plasma de alta densidade de filmes finos de óxido de silício obtidos em ultra baixa temperatura, inferior a 100°C, tendo como fonte de silício o vapor de TEOS. O principal objetivo deste trabalho é, além da obtenção de filmes de óxido de silício com propriedades elétricas adequadas para utilização em TFTs, compreender os fenômenos que regem o processo de deposição química sob um plasma de alta densidade a partir da caracterização estrutural e elétrica de filmes depositados sob diferentes condições de processo, de modo a poder-se controlar as propriedades dos materiais obtidos. As técnicas de análise empregadas para a caracterização das amostras foram: elipsometria, FTIRS, RBS, curvas de taxa de deposição e corrosão, curvas capacitância versus tensão de alta freqüência, curvas corrente elétrica versus tensão. Os principais resultados obtidos através da caracterização elétrica de capacitores MOS com área 9 x 10-4 cm-2, construídos a partir dos filmes de SiOx depositados, são: VFB = -3,94 V; eOX = 3,92; QSS/q = 6,08×1011 cm-2; EBD = 9,44 MV/cm e JLK = 2,50×10-7 A/cm-2 @ 4 MV/cm. / This work reports on the results obtained from high-density plasma enhanced chemical vapor deposited silicon oxide films at ultra low temperature, i.e. 30°C, using TEOS vapor as the silicon source oxidized with assistance of argon. The objectives of this work are: first, understand the phenomena that conducts the chemical vapor deposition in high density regime in order to control the deposited silicon oxide films properties, and also obtain silicon oxide films with adequate properties, from structural and electric characterization of films deposited under different process conditions, in order to control the properties of the deposited materials, for use in TFT\'s technology. Different analysis techniques were applied to characterize the deposited layers: ellipsometry, FTIRS, RBS, deposition and etch rate curves, capacitance versus voltage in high-frequency curves and electric current versus voltage curves. Obtained results were presented and subdivided in accordance with TEOS flow used in the deposition process: 0,5 sccm (for temperatures of 30, 150 and 250°C), 1 and 4 sccm. Characterization results were obtained by the different techniques employed suggests the adequate control of the silicon oxide films characteristics according HD-PECVD/TEOS process parameters which are: stoichiometry, density, Si-H and Si-OH bonds content, position of Si-O peak and absence of organic contamination. The main results obtained from the electric characterization MOS capacitors with area 9 x 10-4 cm-2, implemented with deposited SiOx films, are: VFB = -3,94 V; eOX = 3,92; QSS/q = 6,08×1011 cm-2; EBD = 9,44 MV/cm and JLK = 2,50×10-7 A/cm-2 @ 4 MV/cm.

Recent advances in microelectronics and packaging industry are characterized by a progressive miniaturization in response to a general trend toward higher integration and package density. Corresponding to this are the challenges to traditional manufacturing processes. Some of these challenges can be satisfied by laser micromachining, because of its inherent advantages. In laser micromachining, there is no tool wear, the heat affected zone can be localized into a very small area, and the laser micromachining systems can be operated at a very wide range of speeds. Some applications of laser micromachining include pulsed Nd:YAG laser spot welding for the photonic devices and laser microdrilling in the computer printed circuit board market. Although laser micromachining has become widely used in microelectronics and packaging industry, it still produces results having a variability in properties and quality due to very complex phenomena involved in the process, including, but not limited to, heat transfer, fluid flow, plasma effects, and metallurgical problems. Therefore, in order to utilize the advantages of laser micromachining and to achieve anticipated results, it is necessary to develop a thorough understanding of the involved physical processes, especially those relating to microelectronics and packaging applications. The objective of this Dissertation was to study laser micromachining processes, especially laser drilling and welding of metals or their alloys, for the microscale applications. The investigations performed in this Dissertation were based on analytical, computational, and experimental solutions (ACES) methodology. More specifically, the studies were focused on development of a consistent set of equations representing interaction of the laser beam with materials of interest in this Dissertation, solution of these equations by finite difference method (FDM) and finite element method (FEM), experimental demonstration of laser micromachining, and correlation of the results. The contributions of this Dissertation include: 1)development of a finite difference method (FDM) program with color graphic interface, which has the capability of adjusting the laser power distributions, coefficient of energy absorption, and nonlinear material properties of the workpiece as functions of temperature, and can be extended to calculate the fluid dynamic phenomena and the profiles of laser micromachined workpieces, 2)detailed investigations of the effect of laser operating parameters on the results of the profiles and dimensions of the laser microdrilled or microwelded workpiece, which provide the guideline and advance currently existing laser micromachining processes, 3)use, for the first time, of a novel optoelectronic holography (OEH) system, which provides non-contact full-field deformation measurements with sub-micrometer accuracy, for quantitative characterization of thermal deformations of the laser micromachined parts, 4)experimental evaluations of strength of laser microwelds as the function of laser power levels and number of microwelds, which showed the lower values than the strength of the base material due to the increase of hardness at the heat affected zone (HAZ) of the microwelds, 5)measurements of temperature profiles during laser microwelding, which showed good correlations with computational results, 6)detailed considerations of absorption of laser beam energy, effect of thermal and aerodynamic conditions due to shielding gas, and the formation of plasma and its effect on laser micromachining processes. The investigations presented in this Dissertation show viability of the laser micromachining processes, account for the considerations required for a better understanding of laser micromachining processes, and provide guideline which can help explaining and advancing the currently existing laser micromachining processes. Results of this Dissertation will facilitate improvements and optimizations of the state-of-the-art laser micromachining techniques and enable the emerging technologies related to the multi-disciplinary field of microelectronics and packaging for the future.

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This thesis reports on a new low-cost wafer-level packaging technology for microelectromechanical systems (MEMS). The MEMS process is based on a revised version of High Aspect Ratio Polysilicon and Single Crystal Silicon (HARPSS) technology. The packaging technique is based on thermal decomposition of a sacrificial polymer through a polymer overcoat followed by metal coating to create resizable MEMS packages. The sacrificial polymer is created on top of the active component including beams, seismic mass, and electrodes by photodefining, dispensing, etching, or molding. The low loss polymer overcoat is patterned by photodefinition to provide access to the bond pads. The sacrificial polymer decomposes at temperatures around 200-280aC and the volatile products permeate through the overcoat polymer leaving an embedded air-cavity. For MEMS devices that do not need hermetic packaging, the encapsulated device can then be handled and packaged like an integrated circuit. For devices that are sensitive to humidity or need vacuum environment, hermiticity is obtained by deposition and patterning thin-film metals such as aluminum, chromium, copper, or gold. To demonstrate the potential of this technology, different types of capacitive MEMS devices have been designed, fabricated, packaged, and characterized. These includes beam resonators, RF tunable capacitors, accelerometers, and gyroscopes. The MEMS design includes mechanical, thermal, and electromagnetic analysis. The device performance, before and after packaging is compared and the correlation to the model is presented. The following is a summary of the main contributions of this work to the extensive research focused on MEMS and their packaging: 1)A new low-cost wafer-level packaging method for bulk or surface micromachined devices including resonators, RF passives and mechanical sensors is reported. This technique utilizes thermal decomposition of a sacrificial polymer through an overcoat polymer to create buried channels on top of the resonant/movable parts of the micromachined device. It provides small interconnections together with resizable package dimensions. We report MEMS package thicknesses in the range of 10 mm to 1 mm, and package size from 0.0001 mm to 1 mm. 2)A revised version of the HARPSS technology is presented to implement high aspect ratio silicon capacitors, resonators and inertial sensors in the smallest area.

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Este trabalho apresenta um estudo que inclui a comparação experimental entre transistores de porta tripla (FinFETs) fabricados sobre lâminas de Silício-Sobre Isolante (SOI) e os fabricados diretamente sobre a lâmina de silício (de corpo). A caracterização elétrica dos FinFETs foi realizada para canais tipo n e p, a fim de realizar uma avaliação no desempenho tanto de parâmetros para aplicações digitais (tensão de limiar, transcondutância e inclinação de sublimiar), quanto analógicas (ganho intrínseco de tensão, tensão Early, condutância de saída e razão gm/IDS), em temperatura ambiente (25 °C). Além disso, a faixa de comprimento de canal analisado foi de 130 nm a 10 ?m, altura da aleta de 65 nm e a largura da aleta de 20 nm a 250 nm. Ainda, é apresentado um estudo em temperatura, na faixa de 25 °C a 150 °C, focando-se na comparação entre os dispositivos FinFETs SOI e de corpo. Em temperatura ambiente, a variação da tensão de limiar em função do comprimento de canal do transistor é observada primeiro nos dispositivos FinFETs de corpo comparada aos FinFETs SOI. Desta forma, mostra-se que os FinFETs SOI são mais imunes ao efeito de canal curto do que aos FinFETs de corpo. No entanto, um ponto a ser otimizado na tecnologia FinFET SOI é a condução pela segunda interface, uma vez que, esta afeta a inclinação de sublimiar a qual atingiu valores maiores de três vezes (tipo n) e 2 vezes (tipo p) que os FinFETs de corpo, considerando-se aletas largas (130 nm) e comprimentos de canal abaixo de 130 nm. Este efeito degrada diversos parâmetros, tornando assim os FinFETs de corpo mais favoráveis, principalmente, em aplicações analógicas, resultando em níveis de ganho intrínseco de tensão de 10 % a 20% maiores que os FinFETs SOI, para canais tipo n e p, respectivamente. Para a faixa de temperatura de 25 °C a 150 °C, o FinFET de corpo apresentou uma variação da tensão de limiar na ordem de quatro vezes a do FinFET SOI. Por outro lado, o parâmetro de redução da barreira de potencial induzida pela tensão aplicada ao dreno (DIBL) é dependente da tempertura, quando a condução pela segunda interface é observada no FinFET SOI. Por fim, na faixa de temperatura estudada os parâmetros para aplicações analógicas não apresentaram variações significativas, quando comparado aos da temperatura ambiente. Além disso, este trabalho apresenta um comparação do desempenho elétrico de FinFETs de germânio (canal tipo p), os quais apresentam diferentes processos de substrato (integração de germânio sobre silício), por meio do estudo de ruído em baixa frequência (LFN) e parâmetros para aplicações digitais. Notou-se que os diferentes substratos interferem no desempenho dos dispositivos, principalmente na região de sublimiar, na qual necessita de uma otimização de processo de crescimento epitaxial do substrato, a fim de reduzir o nível de corrente elétrica de fuga entre dreno e substrato. Como consequência da alta densidade de defeitos no substrato virtual de germânio, a corrente elétrica de dreno atingiu uma ordem de grandeza maior do que os demais processos. Por meio da análise de ruído em baixa frequência, constatou-se que há defeitos no interior do canal dos transistores, os quais são termicamente ativados e afetam a região de sublimiar. Além do mais, os dispositivos com tensionamento compressivo, de ambos os processos STI first e STI definida depois (STI last), apresentaram uma mobilidade efetiva de portador três vezes maior comparado ao processo STI last sem tensionamento do canal, a uma temperatura de operação de 77 K. / This work presents an experimental comparison between triple gate FinFETs fabricated on Silicon-On-Insulator (SOI) and on silicon wafers. It is presented the electrical characterization of SOI FinFET and bulk FinFET of both p and n types, in order to compare theirs digital (Current-Voltage curves, threshold voltage, transconductance and subthreshold swing) and analog (intrisic voltage gain, Early voltage, ouput conductance gm/IDS ratio) performances at room temperature (25 °C). Moreover, a temperature evaluation is shown, where its range is from 25 °C to 150 °C. In addition, the studied channel length range is from 130 nm to 10 ?m, fin height of 65 nm and the fin width range varying from 20 nm to 250 nm. At room temperature, the SOI FinFET devices show to be more immune to the SCEs than the bulk FinFET ones. However, it is necessary to optimize the SOI structure, since it suffers from the parasitic back interface conduction, which degraded almost all studied parameters, for instance, the subthreshold swing of SOI FinFETs were higher three times (for n-type) and two times (for p-type) compared with the bulk ones. As a result the bulk FinFET is more suitable in analog applications, which presented intrisic voltage gain 10 % and 20% higher than SOI FinFETs, for n- and p-type, respectively. At different temperature the bulk FinFET is more vulnerable to threshold voltage variation than the SOI FinFET. On the other hand, the DIBL is the parameter that tends to be worst as the temperature increases, for the SOI FinFETs. Finally, the basic analog parameters at different temperature operation presented no significant variations, comparing to the ones at room temperature operation. Apart from that, this work also provides a first comparison of the impact of the different Ge-on-Si integration schemes on the Ge pFinFET performances, using Low-Frequency-Noise (LFN) and digital parameters as evaluation tools. It is demonstrated that different substrate growths play a role in the off-state current, where an effort is required in order to optimize (reduce) the drain current level, since has been found that the Ge/Si substrate (from STI last process and relaxed channel) presents a higher defect density into the substrate, resulting in an offcurrent level of one order of magnitude higher than the other processes under evaluation. From the low-frequency-noise results, ones show that there are defects into the channel rather than the gate oxide, which are thermally activated and dominate the subthreshold region. In addition, the strained Ge FinFETs, from both STI first and last processes, which reached values of effective mobility three times higher than the relaxed ones at temperature of 77 K.

Este trabalho teve como objetivo principal a fabricação de fotodetetores do tipo Metal-Semicondutor-Metal (MSM) com corrente de escuro da ordem de 1 nA, responsividade da ordem de 0,1 A/W e razão fotocorrente/corrente de escuro de pelo menos 10. Estes valores asseguram que os fotodetetores obtidos tenham sensibilidade suficiente para serem utilizados em sensores ópticos integrados. Todos os materiais utilizados na construção dos fotodetetores MSM são compatíveis com processos convencionais de fabricação em microeletrônica, facilitando a integração com outros dispositivos em estado sólido. O semicondutor utilizado nos fotodetetores foi o silício, na forma monocristalina ou policristalina. Como material de eletrodo, foi utilizado o alumínio, o titânio ou o níquel. No processo de fabricação básico, foram utilizados apenas três etapas: deposição do filme metálico, fotolitografia e corrosão, confirmando a simplicidade de fabricação desse fotodetetor. Através da construção de dispositivos com diferentes geometrias e diferentes combinações dos materiais citados acima, foi possível verificar a influência que a estrutura cristalina do semicondutor, tipo de dopagem do semicondutor, geometria e material de eletrodo tem sobre o desempenho e o comportamento dos MSMs. O comprimento de onda de 632,8 nm foi utilizado na caracterização dos dispositivos, devido a sua disponibilidade e o desenvolvimento de guias ópticos utilizando esse comprimento de onda em trabalhos anteriores do nosso grupo de pesquisa. Os melhores resultados obtidos foram com as amostras de Si monocristalino tipo-p com eletrodos de titânio. Na amostra sinterizada à 250°C foi obtido um valor da corrente de escuro de 4,8 nA e, na amostra de referência, foi obtido um valor de responsividade de 0,28 A/W. / The goal of this work was the fabrication of Metal-Semiconductor-Metal (MSM) photodetectors with the following characteristics: dark current of about 1 nA, responsivity of about 0.1 A/W and dark/photocurrent ratio of at least 10. These values ensure that the photodetectors have enough sensitivity to be used in integrated optic sensors. All materials used in the fabrication of the MSM are compatible with conventional microelectronic manufacture process, so that the photodetectors can be more easily integrated with other solid-state devices. The semiconductor used in the photodetectors was silicon, in single crystal and polycrystalline form. As material of electrodes, aluminum, titanium or nickel had been used. The basic fabrication process consists of only three steps: metal film deposition, photolithography and etching, which confirm the simplicity of the fabrication of this device. Building MSMs with different geometries and making combinations with the materials cited above, gave the possibility to verify the influence that crystalline structure of the semiconductor, doping type of the semiconductor, geometry and electrode material have on the behavior of the photodetectors. The wavelength of 632.8 nm was used in the characterization of the devices, due to its availability and the development of optic waveguides using this wavelength in previous works of our research group. The best results were obtained with the samples fabricated using single crystal Si p-type with titanium electrodes. The sample annealed at 250°C had dark current value of 4.8 nA and, the reference sample had responsivity of 0.28 A/W.

Este trabalho apresenta um estudo que inclui a comparação experimental entre transistores de porta tripla (FinFETs) fabricados sobre lâminas de Silício-Sobre Isolante (SOI) e os fabricados diretamente sobre a lâmina de silício (de corpo). A caracterização elétrica dos FinFETs foi realizada para canais tipo n e p, a fim de realizar uma avaliação no desempenho tanto de parâmetros para aplicações digitais (tensão de limiar, transcondutância e inclinação de sublimiar), quanto analógicas (ganho intrínseco de tensão, tensão Early, condutância de saída e razão gm/IDS), em temperatura ambiente (25 °C). Além disso, a faixa de comprimento de canal analisado foi de 130 nm a 10 ?m, altura da aleta de 65 nm e a largura da aleta de 20 nm a 250 nm. Ainda, é apresentado um estudo em temperatura, na faixa de 25 °C a 150 °C, focando-se na comparação entre os dispositivos FinFETs SOI e de corpo. Em temperatura ambiente, a variação da tensão de limiar em função do comprimento de canal do transistor é observada primeiro nos dispositivos FinFETs de corpo comparada aos FinFETs SOI. Desta forma, mostra-se que os FinFETs SOI são mais imunes ao efeito de canal curto do que aos FinFETs de corpo. No entanto, um ponto a ser otimizado na tecnologia FinFET SOI é a condução pela segunda interface, uma vez que, esta afeta a inclinação de sublimiar a qual atingiu valores maiores de três vezes (tipo n) e 2 vezes (tipo p) que os FinFETs de corpo, considerando-se aletas largas (130 nm) e comprimentos de canal abaixo de 130 nm. Este efeito degrada diversos parâmetros, tornando assim os FinFETs de corpo mais favoráveis, principalmente, em aplicações analógicas, resultando em níveis de ganho intrínseco de tensão de 10 % a 20% maiores que os FinFETs SOI, para canais tipo n e p, respectivamente. Para a faixa de temperatura de 25 °C a 150 °C, o FinFET de corpo apresentou uma variação da tensão de limiar na ordem de quatro vezes a do FinFET SOI. Por outro lado, o parâmetro de redução da barreira de potencial induzida pela tensão aplicada ao dreno (DIBL) é dependente da tempertura, quando a condução pela segunda interface é observada no FinFET SOI. Por fim, na faixa de temperatura estudada os parâmetros para aplicações analógicas não apresentaram variações significativas, quando comparado aos da temperatura ambiente. Além disso, este trabalho apresenta um comparação do desempenho elétrico de FinFETs de germânio (canal tipo p), os quais apresentam diferentes processos de substrato (integração de germânio sobre silício), por meio do estudo de ruído em baixa frequência (LFN) e parâmetros para aplicações digitais. Notou-se que os diferentes substratos interferem no desempenho dos dispositivos, principalmente na região de sublimiar, na qual necessita de uma otimização de processo de crescimento epitaxial do substrato, a fim de reduzir o nível de corrente elétrica de fuga entre dreno e substrato. Como consequência da alta densidade de defeitos no substrato virtual de germânio, a corrente elétrica de dreno atingiu uma ordem de grandeza maior do que os demais processos. Por meio da análise de ruído em baixa frequência, constatou-se que há defeitos no interior do canal dos transistores, os quais são termicamente ativados e afetam a região de sublimiar. Além do mais, os dispositivos com tensionamento compressivo, de ambos os processos STI first e STI definida depois (STI last), apresentaram uma mobilidade efetiva de portador três vezes maior comparado ao processo STI last sem tensionamento do canal, a uma temperatura de operação de 77 K. / This work presents an experimental comparison between triple gate FinFETs fabricated on Silicon-On-Insulator (SOI) and on silicon wafers. It is presented the electrical characterization of SOI FinFET and bulk FinFET of both p and n types, in order to compare theirs digital (Current-Voltage curves, threshold voltage, transconductance and subthreshold swing) and analog (intrisic voltage gain, Early voltage, ouput conductance gm/IDS ratio) performances at room temperature (25 °C). Moreover, a temperature evaluation is shown, where its range is from 25 °C to 150 °C. In addition, the studied channel length range is from 130 nm to 10 ?m, fin height of 65 nm and the fin width range varying from 20 nm to 250 nm. At room temperature, the SOI FinFET devices show to be more immune to the SCEs than the bulk FinFET ones. However, it is necessary to optimize the SOI structure, since it suffers from the parasitic back interface conduction, which degraded almost all studied parameters, for instance, the subthreshold swing of SOI FinFETs were higher three times (for n-type) and two times (for p-type) compared with the bulk ones. As a result the bulk FinFET is more suitable in analog applications, which presented intrisic voltage gain 10 % and 20% higher than SOI FinFETs, for n- and p-type, respectively. At different temperature the bulk FinFET is more vulnerable to threshold voltage variation than the SOI FinFET. On the other hand, the DIBL is the parameter that tends to be worst as the temperature increases, for the SOI FinFETs. Finally, the basic analog parameters at different temperature operation presented no significant variations, comparing to the ones at room temperature operation. Apart from that, this work also provides a first comparison of the impact of the different Ge-on-Si integration schemes on the Ge pFinFET performances, using Low-Frequency-Noise (LFN) and digital parameters as evaluation tools. It is demonstrated that different substrate growths play a role in the off-state current, where an effort is required in order to optimize (reduce) the drain current level, since has been found that the Ge/Si substrate (from STI last process and relaxed channel) presents a higher defect density into the substrate, resulting in an offcurrent level of one order of magnitude higher than the other processes under evaluation. From the low-frequency-noise results, ones show that there are defects into the channel rather than the gate oxide, which are thermally activated and dominate the subthreshold region. In addition, the strained Ge FinFETs, from both STI first and last processes, which reached values of effective mobility three times higher than the relaxed ones at temperature of 77 K.