Le compilateur de parties opératives Apollon qui est présenté dans cette thèse, génère automatiquement le dessin des masques de parties opératives de circuits VLSI de type microprocesseur à partir d'une description comportementale de niveau transfert de registres constituée d'un ensemble non ordonné d'instructions opératives. Une instruction opérative est formée d'un ensemble d'actions opératives dont le format est prédéfini (transferts - opérations unaires ou binaires et entrées-sorties) devant se dérouler en parallèle en au plus deux cycles opératifs. Un cycle opératif comprend 4 phases qui correspondent aux 4 phases d'exécution d'un transfert entre 2 registres. Apollon est basé sur un modèle dérivé de la partie opérative du MC68000. Ce modèle fournit à la fois: un modèle architectural: la partie opérative est formée d'un ensemble de sous parties opératives alignées à deux bus qui traversent tous les éléments d'une sous partie opérative; un modèle temporel: une opération prend 2 cycles, un transfert un seul; un modèle électrique: les bus sont complémentés et à précharge; un modèle topologique: le plan de masse est basé sur la structure en tranches appelée communément bis slice. Le compilateur génère d'abord l'architecture de la partie opérative, puis les spécification des masques à partir de cette architecture. Pour générer l'architecture de la partie opérative en un temps raisonnable, le compilateur doit recourir à des heuristiques. Pour générer le dessin des masques, le compilateur utilise l'assembleur de silicium Lubrick qui permet d'assembler et de connecter automatiquement les cellules de base des éléments fonctionnels de la partie opérative. Les spécifications des masques sont générées à partir des spécifications des cellules prédéfinies d'une bibliothèque NMOS.

Un test permet d'assurer la sécurité de fonctionnement des circuits VLSI. La première partie montre l'intérêt dans un tel contexte d'un processeur facilement testable; la deuxième partie développe pour de tels microprocesseurs une stratégie de test. Dans la troisième partie est traité le problème de la définition des vecteurs de test des circuits logiques programmables. Développement d'un test pour multiplieur itératif

Cette thèse concerne l'analyse de défaillances de circuits VLSI et plus particulièrement la détection de défauts sur des circuits (microprocesseurs) à structure non connue. Une méthodologie basée sur balayage fonctionnant en contraste de potentiel est proposée. Les différents outils nécessaires à la mise en œuvre de cette méthodologie sont ensuite développés. les principaux résultats obtenus sont exposés, résultats permettant de démontrer la faisabilité de cette méthodologie. Une deuxième partie décrit un dispositif original de formation et de mémorisation d'images à semi-conducteur réalisable en technologie MOS. Les principales caractéristiques de ce capteur sont présentées ainsi que les résultats de mesures effectuées sur un circuit prototype. Enfin des améliorations de ce dispositif sont proposés

Présentation et discussion des développements vers diverses améliorations possibles du temps de détection, obtenues par le biais de modification du circuit. Un test hors ligne peut être dérive directement par le regroupement de toutes les procédures de test.

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L'extension de l'utilisation des consoles graphiques est freinée par le prix élevé du matériel existant. Ce coût peut être abaissé par l'utilisation d'un téléviseur. Pour permettre le rafraîchissement d'un tel écran à balayage de trame, il est nécessaire de disposer d'une mémoire d'image où tous les points sont codés sur un bit en Noir et Blanc (ce qui correspond à 256 K bits pour 512 x 512 points), et davantage en couleur. Une telle capacité devient raisonnable vu l'augmentation de densité des mémoires intégrées, à condition que l'électronique de gestion de la mémoire d'image soit simple. L'intégration de celle-ci en un circuit LSI, comprenant en outre un générateur de vecteurs et de caractères câblé, prévu pour un couplage par bus microprocesseur, est l'objet de ce travail.<br />Le circuit permet une grande vitesse d'écriture (1,3 microseconde par point), et une grande versatilité, tant dans le format d'affichage (64 x 64 jusqu'à 512 x 512 points avec un nombre quelconque de niveaux de gris ou de couleurs) que dans le couplage microprocesseur (bus 8 bits bidirectionnel de données, bus d'adresse de 4 bits, signaux de lecture-écriture et requête d'interruption).<br />Dans le but de simplifier l'implantation topologique d'un tel circuit (équivalent à 2000 portes) très peu répétitif, la structure logique et géométrique d'un ensemble de fonctions de base ("briques") est proposée. La structure fonctionnelle de chacune des parties du circuit est ensuite étudiée, suivie de son implantation topologique, utilisant au mieux les briques précédemment définies.

Cette thèse s'intéresse aux effets des particules présentent naturellement dans l'atmosphère. L'étude se focalise principalement sur l'impact des neutrons sur des composants électroniques fortement intégrés. La première partie détaille l'environnement radiatif naturel ainsi que les moyens de tests existants. Les technique de test sous faisceau laser sont mise en avant. La seconde partie s'intéresse au développement d'une plateforme de test de mémoires à base de FPGA programmée en VHDL. Les conceptions matérielle et logicielle sont explicitées. Une plateforme de test pour microprocesseur est également présentée. La dernière partie traite de l'évaluation de la sensibilité d'une mémoire SRAM bulk 90 nm sous faisceau laser 1064 nm. Le décodage de son plan mémoire est effectué et des solutions de durcissement sont suggérées

Le déploiement des répéteurs iso-fréquence est une solution économique pour étendre la couverture d’un émetteur principal aux zones d’ombre. Cependant, ce mode de déploiement fait apparaître le phénomène des échos radio-fréquence entre antennes d’émission et de réception du répéteur. Selon les standards, un écho aussi faible soit-il réduit le débit de la liaison radio, tandis qu’un écho fort fait courir au répéteur le risque d’endommager ses circuits électroniques, ces risques sont dûs aux ondulations de puissance créées par les échos. L’objectif de cette thèse à caractère industriel est d’étudier ce phénomène naturel en considérant des signaux provenant de différents standards des télécommunications. Cette étude permet une caractérisation des échos radio-fréquence pour mieux s’orienter vers une solution optimisée et industriellement réalisable.Nous nous sommes orientés vers la solution du traitement du signal avancé en favorisant le filtrage adaptatif pour sa rapidité de convergence et sa simplicité relative d’implantation matérielle. Les circuits reconfigurables sont retenus pour leur prix et leur souplesse. L’implantation des solutions est effectuée en virgule fixe afin de satisfaire les exigences de réactivité. Durant la mise en oeuvre de la solution anti-écho, nous avons proposé une multitude de solutions numériques souples et fiables. À partir de ce constat, notre partenaire industriel a décidé de généraliser ce mode de traitement par le développement, la fabrication et la commercialisation de répéteurs de nouvelle génération entièrement numériques. / On-frequency repeaters are a cost-effective solution to extend coverage and enhance wireless communications, especially in shadow areas. However, coupling between the receiving antenna and the transmitting antenna, called radio frequency echo, increases modulation errors and creates oscillations in the system when the echo power is high. According to the communication standards, extremely weak echoes decrease the transmission rate, while strong echoes damage electroni ccircuits because of power peaks. This thesis aims at characterizing the echo phenomenon under different modulations, and proposing an optimized solution directly integrated to industry. We have turned to digital solutions especially the adaptive because of their high convergence rate and their simplicity to be implemented. The programmable circuits are chosen for their attractive price and their flexibility. When implementing echo cancellation solution, we proposed several reliable solutions, showing that digital processing is much more beneficial. For this reason, digital solutions are generalized, and the new generation of repeaters is fully digital.

Description des différentes étapes de la conception d'un microprocesseur pour le contrôle des automatismes de sécurité, en particulier pour les systèmes de transport. Ce microprocesseur est autotestable, c'est-à-dire capable de détecter ses propres erreurs. La conception du circuit est basée sur les hypothèses de pannes au niveau analytique dans la technologie NMOS. Les blocs fonctionnels «Strongly Fault Secure» et les contrôleurs «Strongly Code Disjoint» sont à la base des circuits «Self-checking», dits autotestables. Le circuit COBRA démontre la faisabilité d'un microprocesseur autotestable. COBRA gère indépendamment 19 signaux différents, date des événements externes, mesure des fréquences, surveille 14 entrées logiques et possède 7 sorties indépendantes. Le programme d'application de COBRA est contenu dans une mémoire morte programmable externe de 16 Koctets adressés par 14 bits multiplexés sur le bus interne de 8 bits. COBRA contient également une liaison série, une mémoire à accès direct de 64 octets et 3 temporisateurs de 14 bits indépendants ainsi qu'une unité arithmétique et logique de 8 bits, COBRA exécute un jeu de 43 instructions

Réseaux locaux, quelques structures. Principes du mecanisme de communication. Implémentation du mecanisme de communication. Réalisation du coupleur