Os sistemas de proteção dos elementos da rede elétrica desempenham um papel de fundamental importância na segurança e confiabilidade dos sistemas de potência. A não atuação ou a atuação incorreta dos relés de proteção durante uma falta localizada em um componente da rede pode transformar-se em um evento sistêmico de grandes proporções (blecaute). Esses eventos trazem riscos e elevados prejuízos econômicos à sociedade. A proteção dos geradores síncronos, apesar do alto custo e complexidade deste tipo de equipamento, não recebe a mesma atenção na literatura que a dedicada à proteção de outros elementos da rede, como, por exemplo, a das linhas de transmissão. Isso decorre do menor número de geradores existentes na rede e também da ideia que as faltas neste tipo de equipamento são menos frequentes. Este trabalho aborda os principais aspectos envolvidos com o projeto de um sistema de proteção para geradores síncronos de grande porte. Incialmente, discutese os principais conceitos associados com os geradores, de interesse para a tarefa de proteção. Particular atenção é dedicada às formas de aterramento e aos critérios adotados para projeto do resistor de aterramento utilizado nesse equipamento. Em seguida, apresentam-se as principais funções de proteção aplicáveis aos geradores, particularmente aquelas voltadas para a detecção de faltas nos enrolamentos do estator. Discute-se também os critérios de ajustes dos parâmetros dessas funções. Descreve-se o uso de uma plataforma laboratorial, baseada em simulador de tempo real (RTDS), para ensaio e análise do sistema de proteção visando validar seu correto desempenho frente às possíveis condições operativas que podem ser encontradas em campo. Finalmente, utilizando os conceitos desenvolvidos ao longo do trabalho, desenvolve-se um estudo de caso, onde é realizado o projeto e implementação do sistema de proteção dos geradores de uma usina hidrelétrica hipotética. Para avaliar e analisar o desempenho do sistema de proteção dessa rede exemplo, parametrizou-se o IED G60 (GE) e realizou-se inúmeras simulações na plataforma de testes proposta. / Protection systems play a critical role in the safety and reliability of electric power systems. The non-operation or wrong operation of protective relays during a fault in a network element can evolve to a systemic event in large scale (blackout). These events bring risks and high economic losses to society. Despite the high cost and complexity, the protection of synchronous generators has not received much attention in the literature devoted to protection of other network elements, such as transmission lines. This stems from the smaller number of generators in the network and also the idea that the faults in this type of equipment are less frequent. This research discusses the main aspects involved in the design of a protection system for large synchronous generators. Initially, it discusses the key concepts of interest to the generation protection. Particular attention is given to grounding techniques and the criteria adopted for the design of grounding resistors used in those equipment. Then the main protection functions applicable to generators are presented, particularly those related to fault detection in the stator windings. The criteria for setting the parameters of these functions are also discussed. After that, the use of a laboratory shelf, based on Real-Time Digital Simulator (RTDS) for testing and analysis of the protection system, is described in order to validate the correct performance in face of possible operating conditions in the field. Finally, a study case is developed using the concepts developed throughout the research. Then, the design and implementation of the protection system of generators of a hypothetical hydroelectric plant are carried out. To evaluate and analyze the performance of this example network protection system, parameterized up IED G60 (GE) and held numerous simulations in the proposed test platform.

Os sistemas de proteção dos elementos da rede elétrica desempenham um papel de fundamental importância na segurança e confiabilidade dos sistemas de potência. A não atuação ou a atuação incorreta dos relés de proteção durante uma falta localizada em um componente da rede pode transformar-se em um evento sistêmico de grandes proporções (blecaute). Esses eventos trazem riscos e elevados prejuízos econômicos à sociedade. A proteção dos geradores síncronos, apesar do alto custo e complexidade deste tipo de equipamento, não recebe a mesma atenção na literatura que a dedicada à proteção de outros elementos da rede, como, por exemplo, a das linhas de transmissão. Isso decorre do menor número de geradores existentes na rede e também da ideia que as faltas neste tipo de equipamento são menos frequentes. Este trabalho aborda os principais aspectos envolvidos com o projeto de um sistema de proteção para geradores síncronos de grande porte. Incialmente, discutese os principais conceitos associados com os geradores, de interesse para a tarefa de proteção. Particular atenção é dedicada às formas de aterramento e aos critérios adotados para projeto do resistor de aterramento utilizado nesse equipamento. Em seguida, apresentam-se as principais funções de proteção aplicáveis aos geradores, particularmente aquelas voltadas para a detecção de faltas nos enrolamentos do estator. Discute-se também os critérios de ajustes dos parâmetros dessas funções. Descreve-se o uso de uma plataforma laboratorial, baseada em simulador de tempo real (RTDS), para ensaio e análise do sistema de proteção visando validar seu correto desempenho frente às possíveis condições operativas que podem ser encontradas em campo. Finalmente, utilizando os conceitos desenvolvidos ao longo do trabalho, desenvolve-se um estudo de caso, onde é realizado o projeto e implementação do sistema de proteção dos geradores de uma usina hidrelétrica hipotética. Para avaliar e analisar o desempenho do sistema de proteção dessa rede exemplo, parametrizou-se o IED G60 (GE) e realizou-se inúmeras simulações na plataforma de testes proposta. / Protection systems play a critical role in the safety and reliability of electric power systems. The non-operation or wrong operation of protective relays during a fault in a network element can evolve to a systemic event in large scale (blackout). These events bring risks and high economic losses to society. Despite the high cost and complexity, the protection of synchronous generators has not received much attention in the literature devoted to protection of other network elements, such as transmission lines. This stems from the smaller number of generators in the network and also the idea that the faults in this type of equipment are less frequent. This research discusses the main aspects involved in the design of a protection system for large synchronous generators. Initially, it discusses the key concepts of interest to the generation protection. Particular attention is given to grounding techniques and the criteria adopted for the design of grounding resistors used in those equipment. Then the main protection functions applicable to generators are presented, particularly those related to fault detection in the stator windings. The criteria for setting the parameters of these functions are also discussed. After that, the use of a laboratory shelf, based on Real-Time Digital Simulator (RTDS) for testing and analysis of the protection system, is described in order to validate the correct performance in face of possible operating conditions in the field. Finally, a study case is developed using the concepts developed throughout the research. Then, the design and implementation of the protection system of generators of a hypothetical hydroelectric plant are carried out. To evaluate and analyze the performance of this example network protection system, parameterized up IED G60 (GE) and held numerous simulations in the proposed test platform.

Components used in mobile hand-held devices (smart phones and tablets) vary greatly in performance and power consumption. The microprocessors used in these devices also have vastly different capabilities and manufacturing limitations leading to significant variation effects. Battery life is a significant concern to the end users of these products. A stand-alone Android application capable of benchmarking a device's performance and power consumption is introduced. The application does not require the end user to have any analytic equipment or to have a technical background. This enables individual end users to better understand their particular device's performance and battery life interaction. They may also use the application to determine if their device's performance or battery life has degraded over time. Data is also uploaded to a central location so that devices can be compared against each other. The benchmarking application is capable of resolving variation effects caused by device, environmental changes and power management actions. This application demonstrates the feasibility of creating a low cost ecosystem where thousands of devices can be quantitatively compared. / text

Frontend and backend wearout mechanisms are major reliability concerns for modern microprocessors. In this research, a framework which contains modules for negative bias temperature instability (NBTI), positive bias temperature instability (PBTI), hot carrier injection (HCI), gate-oxide breakdown (GOBD), backend time-dependent dielectric breakdown (BTDDB), electromigration (EM), and stress-induced voiding (SIV) is proposed to analyze the impact of each wearout mechanism on state-of-art microprocessors and to accurately estimate microprocessor lifetimes due to each wearout mechanism. Taking into account the detailed thermal profiles, electrical stress profiles and a variety of use scenarios, composed of a fraction of time in operation, a fraction of time in standby, and a fraction of time when the system is off, this work provides insight into lifetime-limiting wearout mechanisms, along with the reliability-critical microprocessor functional units for a system. This enables circuit designers to know if their designs will achieve an adequate lifetime and further make any updates in the designs to enhance reliability prior to committing the designs to manufacture.

Syftet med föreliggande studie är att undersöka vilket motoralternativ som lämpar sig bäst för precis positionsstyrning av särskilda mätantenner, samt hur denna motor skall kunna drivas på ett funktionellt vis. Huvudresultatet som vill uppnås genom detta projekt är en generell motormodul kapabel att styra antennernas olika dimensioner utifrån användarens kommando genom seriell kommunikation från en PC. Studien har genomförts i samarbete med företaget Combitech AB.

L'étude de différents bus de communination parallèle à usage multi-microprocesseur (bus SM 90, MULTIBUS, VME), ainsi que des techniques d'arbitrage associées, a conduit à s'intéresser à la compatibilité de l'arbitre de bus intégré ABC 90 de la SM 90 (dont les functionnalités sont les plus puissantes) avec les autres types de bus (MULTIBUS, VME). La première étape de l'étude se traduit par la proposition d'utilisation de l'ABC 90 comme organe d'allocation de bus dans différentes configurations d'architectures, et ce par adjonction d'éléments discrets. La seconde étape consiste à proposer un circuit intégré d'arbitre de bus multiprotocole en partant des spécifications de l'ABC 90 et en y intégrant les résultats obtenus dans la proposition précédente. La validation de ces deux propositions a été obtenue par simulation. / O estudo de diferentes "bus" de comunicação paralela utilizados em arquiteturas multi-microprocesssodores ("bus" das estruturas SM 90, MULTIBUS e VME), assim que suas técnicas de arbitragem respectivas, nos permitiram de conduzir nosso trabalho sobre o estudo de compatibilidade do circuito integrado arbitro de bus ABC 90 da estrutura SM 90 (cujas funções são as mais potentes) com os outros tipos de "bus" (MULTIBUS e VME). A primeira etapa de nosso estudo se traduz pela proposição de utilização do circuito ABC 90 com órgão de alocação de "bus" em diferentes configurações arquiteturais multi-microprocessadores através da introdução de componentes discretos. A segunda etapa consiste na proposição de um circuito integrado arbitro de "bus" multi-protocolos partindo das especificações do circuito ABC 90 e dos resultados obtidos pela primeira proposição. A validação das duas proposições sugeridas par este trabalho foi obtida através de simulações. / The existence of so many parallel communication multi-microprocessor buses (buses of the SM 90, MULTIBUS & VME structures) and their different arbiter techniques led us to study the compatibility of the integrated bus arbiter ABC 90 of the SM 90 (which presents the widest range of functions) with other types of buses MULTIBUS and VME). The first part of the study involved the feasibility of using the ABC 90 circuit as bus arbiter in different architectural configurations; this has been realized by the addition of discrete components. The second step consisted in the design of an integrated multi - protocol communication arbiter, as an extension of the ABC 90's specifications and based on the results obtained in the first part of the study. The validation of both proposals was carried out by simulation.

L'étude de différents bus de communination parallèle à usage multi-microprocesseur (bus SM 90, MULTIBUS, VME), ainsi que des techniques d'arbitrage associées, a conduit à s'intéresser à la compatibilité de l'arbitre de bus intégré ABC 90 de la SM 90 (dont les functionnalités sont les plus puissantes) avec les autres types de bus (MULTIBUS, VME). La première étape de l'étude se traduit par la proposition d'utilisation de l'ABC 90 comme organe d'allocation de bus dans différentes configurations d'architectures, et ce par adjonction d'éléments discrets. La seconde étape consiste à proposer un circuit intégré d'arbitre de bus multiprotocole en partant des spécifications de l'ABC 90 et en y intégrant les résultats obtenus dans la proposition précédente. La validation de ces deux propositions a été obtenue par simulation. / O estudo de diferentes "bus" de comunicação paralela utilizados em arquiteturas multi-microprocesssodores ("bus" das estruturas SM 90, MULTIBUS e VME), assim que suas técnicas de arbitragem respectivas, nos permitiram de conduzir nosso trabalho sobre o estudo de compatibilidade do circuito integrado arbitro de bus ABC 90 da estrutura SM 90 (cujas funções são as mais potentes) com os outros tipos de "bus" (MULTIBUS e VME). A primeira etapa de nosso estudo se traduz pela proposição de utilização do circuito ABC 90 com órgão de alocação de "bus" em diferentes configurações arquiteturais multi-microprocessadores através da introdução de componentes discretos. A segunda etapa consiste na proposição de um circuito integrado arbitro de "bus" multi-protocolos partindo das especificações do circuito ABC 90 e dos resultados obtidos pela primeira proposição. A validação das duas proposições sugeridas par este trabalho foi obtida através de simulações. / The existence of so many parallel communication multi-microprocessor buses (buses of the SM 90, MULTIBUS & VME structures) and their different arbiter techniques led us to study the compatibility of the integrated bus arbiter ABC 90 of the SM 90 (which presents the widest range of functions) with other types of buses MULTIBUS and VME). The first part of the study involved the feasibility of using the ABC 90 circuit as bus arbiter in different architectural configurations; this has been realized by the addition of discrete components. The second step consisted in the design of an integrated multi - protocol communication arbiter, as an extension of the ABC 90's specifications and based on the results obtained in the first part of the study. The validation of both proposals was carried out by simulation.

L'étude de différents bus de communination parallèle à usage multi-microprocesseur (bus SM 90, MULTIBUS, VME), ainsi que des techniques d'arbitrage associées, a conduit à s'intéresser à la compatibilité de l'arbitre de bus intégré ABC 90 de la SM 90 (dont les functionnalités sont les plus puissantes) avec les autres types de bus (MULTIBUS, VME). La première étape de l'étude se traduit par la proposition d'utilisation de l'ABC 90 comme organe d'allocation de bus dans différentes configurations d'architectures, et ce par adjonction d'éléments discrets. La seconde étape consiste à proposer un circuit intégré d'arbitre de bus multiprotocole en partant des spécifications de l'ABC 90 et en y intégrant les résultats obtenus dans la proposition précédente. La validation de ces deux propositions a été obtenue par simulation. / O estudo de diferentes "bus" de comunicação paralela utilizados em arquiteturas multi-microprocesssodores ("bus" das estruturas SM 90, MULTIBUS e VME), assim que suas técnicas de arbitragem respectivas, nos permitiram de conduzir nosso trabalho sobre o estudo de compatibilidade do circuito integrado arbitro de bus ABC 90 da estrutura SM 90 (cujas funções são as mais potentes) com os outros tipos de "bus" (MULTIBUS e VME). A primeira etapa de nosso estudo se traduz pela proposição de utilização do circuito ABC 90 com órgão de alocação de "bus" em diferentes configurações arquiteturais multi-microprocessadores através da introdução de componentes discretos. A segunda etapa consiste na proposição de um circuito integrado arbitro de "bus" multi-protocolos partindo das especificações do circuito ABC 90 e dos resultados obtidos pela primeira proposição. A validação das duas proposições sugeridas par este trabalho foi obtida através de simulações. / The existence of so many parallel communication multi-microprocessor buses (buses of the SM 90, MULTIBUS & VME structures) and their different arbiter techniques led us to study the compatibility of the integrated bus arbiter ABC 90 of the SM 90 (which presents the widest range of functions) with other types of buses MULTIBUS and VME). The first part of the study involved the feasibility of using the ABC 90 circuit as bus arbiter in different architectural configurations; this has been realized by the addition of discrete components. The second step consisted in the design of an integrated multi - protocol communication arbiter, as an extension of the ABC 90's specifications and based on the results obtained in the first part of the study. The validation of both proposals was carried out by simulation.

Submitted by Geandra Rodrigues (geandrar@gmail.com) on 2018-04-10T14:04:24Z No. of bitstreams: 1 renatoribeiroaleixo.pdf: 11717772 bytes, checksum: 92418eff47ec8bfa0e099a19d849c068 (MD5) / Approved for entry into archive by Adriana Oliveira (adriana.oliveira@ufjf.edu.br) on 2018-04-10T14:22:50Z (GMT) No. of bitstreams: 1 renatoribeiroaleixo.pdf: 11717772 bytes, checksum: 92418eff47ec8bfa0e099a19d849c068 (MD5) / Made available in DSpace on 2018-04-10T14:22:50Z (GMT). No. of bitstreams: 1 renatoribeiroaleixo.pdf: 11717772 bytes, checksum: 92418eff47ec8bfa0e099a19d849c068 (MD5) Previous issue date: 2018-03-01 / CAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / Este trabalho tem como objetivo a proposta de uma Unidade de Medição Fasorial (do inglês, Phasor Measurement Unit)(PMU), de baixo custo, voltada para o monito-ramento da distribuição de energia elétrica. O medidor proposto pode ser conectado à rede de baixa tensão, possibilitando assim o monitoramento dos sistemas de dis-tribuição e transmissão de energia. O algoritmo de estimação fasorial que compõe o software embarcado do equipamento faz uso do filtro Savitzky-Golay como aproxima-ção da derivada, necessária no processo de estimação da frequência do componente fundamental do sinal. O hardware utilizado é composto pelo microprocessador ARM TM4C1294NCPDT da Texas Instruments, um módulo GPS NEO-6M da uBlox, um módulo Wi-Fi ESP8266, além de um circuito de condicionamento do sinal analógico. O sincronismo das medições realizadas é garantido graças ao sinal composto por um pulso por segundo fornecido pelo GPS. Para o envio dos dados gerados pelo medidor pro-posto, o protocolo definido na norma vigente para PMUs foi utilizado. As estimações podem ser armazenadas e vizualizadas em tempo real através de um software monitor de dados de sincrofasores. Os resultados contemplam os testes exigidos pela norma, avaliando-se o erro total da estimação do fasor, o erro de frequência e o erro de taxa de variação da frequência. Por último, a fim de se reafirmar o sincronismo existente entre as medições realizadas por mais de um equipamento, estimou-se os fasores e a frequência em pontos distintos do sistema 4 Barras do IEEE, simulado em tempo real no RTDS, onde pode-se observar a estimação correta da defasagem entre duas barras desse sistema. / The present work proposes of a low cost Phasor Measurement Unity (PMU), for monitoring the power distribution system. The proposed meter can be connected at the low voltage level, making possible the monitoring of the distribution system and the transmission system. The algorithm used to compute the phasor estimation that composes the embedded software in the equipment uses the Savitzky-Golay filter to approximate the differentiation process, necessary in the frequency estimation of the fundamental component of the signal. The hardware of the equipment is composed by a microprocessor AMR TM4C1294NCPDT of Texas Instruments, a uBlox GPS NEO-6M module, a Wi-Fi ESP8266 module and an analog conditioning circuit. The synchronism of the measurements is guaranteed due to a pulse per second signal from the GPS module. For the transmission of the data generated by the PMU, the protocol suggested by the standard is used. The estimated parameters can be visualized in real time through the Synchrophasor Data Monitor Software. The results contemplate the tests required by the IEEE standard C37.118.1 and the analyses of the total vector error, frequency error and rate of change of frequency error. Finally, to attest the synchronism between different PMUs, a test in a Real Time Digital Simulator (RTDS) was made, where the 4 bus IEEE system was simulated. The difference of the angles estimated for different buses was computed and the obtained values were according to the expected.

Real time systems have been a major area of study for many years. Advancements in electronics, computers, information technology and digital networks are fueling major changes in the area of real time systems. In this thesis, we look at some of the most commonly modeled real time task systems, such as the periodic task model, including more complex task models such as the sporadic task systems. Primary focus of researchers in these fields include how to guarantee hard real time requirement of any task specification, with the minimal utilization of available hardware resources. Advancement in technology has brought multi-cored architectures with shared memory and massively parallel computing devices within the reach of ordinary computer users. Hence, it makes sense to study existing and newer task models on a wide variety of hardware platforms. Periodic task model and systems with such task models have been designed and well understood. Newer models such as the sporadic task models have been proposed to capture a more larger variety of real time systems being designed and used. We focus on designing more efficient scheduling algorithms for the sporadic LL task model, and propose simpler proofs to some of the algorithms existing in current literature. This thesis also focuses on scheduling sporadic task systems, under both multiprocessor full-migration and multiprocessor partitioned scheme. We also provide approximation algorithms to efficiently determine feasibility of such task systems.