La démarche générale du mémoire consiste à utiliser des outils mathématiques permettant d'élaborer un formalisme vectoriel applicable aux systèmes électriques au sens large. Ce formalisme bénéficie à la fois des propriétés graphiques et géométriques de la théorie des vecteurs d'espace qu'il généralise et de la puissance du calcul matriciel. Aussi, est-il tout particulièrement adapté à l'étude des systèmes polyphasés.<br />Tout d'abord, on caractérise les modulateurs d'énergie indépendamment de leurs charges. Pour cela des espaces vectoriels leur sont associés ainsi que des familles de vecteurs qui les caractérisent. Il est possible alors de définir quel type de charge le modulateur est capable de contrôler. Les degrés de liberté de la commande trouvent également une formulation mathématique. Les exemples traités sont les onduleurs de tension monophasé et triphasé deux niveaux. L'approche conduit, dans le cas d'une commande aux valeurs moyennes, à un calcul original des durées de conduction des interrupteurs en utilisant la notion de barycentre. Les algorithmes obtenus, généralisables aux onduleurs à n bras, comportent un nombre réduit d'opérations logiques et arithmétiques.<br />Le formalisme est ensuite appliqué à la machine asynchrone triphasée avec q barres au rotor ; ceci nous permet d'expliciter la notion de rotor diphasé équivalent. La machine asynchrone pentaphasée est également modélisée et l'approche développée met en évidence les conditions que doit remplir l'onduleur à 5 bras pour l'alimenter correctement.<br />Dans la dernière partie, un onduleur de courant à Modulation de Largeur d'Impulsions est étudié à l'aide du formalisme. Les non-linéarités de la commande sont prises en compte vectoriellement, notamment, de façon originale, celle concernant la durée minimale de conduction des interrupteurs. On décrit enfin l'implantation matérielle de cette commande sur microcontrôleur 16 bits et présente les résultats expérimentaux dans le cas d'une charge constituée d'une machine asynchrone triphasée en parallèle avec des condensateurs.

Les conditionneurs alternatifs – continu à absorption sinusoïdale (PFC) pour les applications critiques se distinguent par un haut niveau de performances tel que les THD réduits, un haut rendement et une bonne fiabilité. Leur importance est d’autant plus nécessaire qu’une continuité de service des alimentations est requise même en présence d’une défaillance interne de composant. Deux types de structures associées à leur commande sont réalisés à cet effet, les structures à redondance parallèle et les structure à redondance en série. Elles consistent respectivement en l’ajout d’un bras d’interrupteur dans le cas de la redondance parallèle, qui est une option plus compliquée et en une suppression d’une cellule de commutation dans le deuxième cas. L’étude présentée ici, consiste en premier lieu en une exploration et une évaluation de nouvelles familles de topologies multi-niveaux, caractérisée par un partitionnement cellulaire en série. Ces nouvelles topologies, ainsi que leurs variantes, comportent au moins une redondance structurelle avec des cellules mono-transistor à défaut de commande non critique et symétriques à point-milieu. Elles sont donc génériques pour la mise en parallèle et l’extension en triphasé. Cependant, elles sont pour la plupart peu compétitives à cause des composants qui sont souvent surdimensionnés et donc plus onéreuses, en comparaison avec la structure PFC Double-Boost 5 Niveaux à composants standards 600 V (brevetée par l’INPT – LAPLACE –CNRS en 2008) que nous étudions. Cette dernière constitue le meilleur compromis entre un bon rendement et une maîtrise des contraintes en mode dégradé. Sur le plan théorique nous montrons que le seul calcul de fiabilité basé uniquement sur un critère de premier défaut est inadapté pour décrire ce type de topologie. La prise en compte de la tolérance de panne est nécessaire et permet d'évaluer la fiabilité globale sur une panne effective (i.e. au second défaut). L'adaptation de modèles théoriques de fiabilité à taux de défaillance constant mais prenant en compte, au niveau de leurs paramètres, le report de contrainte en tension et l'augmentation de température qui résulte d'un premier défaut, permet de chiffrer en valeur relative, le gain obtenu sur un temps court. Ce résultat est compatible avec les systèmes embarqués et la maintenance conditionnelle. Un prototype monophasé de PFC double-boost 5 niveaux à commande entièrement numérique et à MLI optimisée reconfigurable en temps réelle a été réalisé afin de valider l’étude. Il permet une adaptation automatique de la topologie de 5 à 4 puis 3 niveaux par exemple. Ce prototype a également servi de test d'endurance aux transistors CoolMos et diodes SiC volontairement détruits dans des conditions d'énergie maîtrisée et reproductibles. D’autres campagnes d'endurance en modes dégradés ont été réalisées en laboratoire sur plusieurs centaines d’heures en utilisant ce même prototype. Nous nous sommes axés sur la détection de défauts internes et le diagnostic (localisation) rapide, d'une part par la surveillance directe et le seuillage des tensions internes (tensions flottantes) et d'autre part, par la détection d’harmoniques (amplitude et phase) en temps réel. Ces deux techniques ont été intégrées numériquement et évaluées sur le prototype, en particulier la seconde qui ne requiert qu'un seul capteur. Enfin, nous proposons une nouvelle variante PFC expérimentée en fin de mémoire, utilisant deux fois moins de transistors et de drivers pour les mêmes performances fréquentielles au prix d'un rendement et d'une répartition des pertes légèrement moins favorable que la structure brevetée. / This work is an exploration and an evaluation of new variants of multi-level AC/DC topologies (PFC) considering their global reliability and availability: electrical safety with an internal failure and post-failure operation. They are based on a non-differential AC and centre tap connection that led to symmetrical arrangement cells in series. These topologies permit an intrinsic active redundancy between cells in a same group and a segregation capability between the two symmetrical groups of cells. More again, they are modular and they can be paralleled and derived to any number of levels. Only single low-voltage (600V) transistor pear cell is used avoiding the short-circuit risk due to an unwanted control signal. Comparisons, taking into account losses, distribution losses, rating and stresses (overvoltage and over-temperature) during the post-operation are presented. Results highlight the proposed 5-level Double-Boost Flying Capacitor topology. This one was patented at the beginning of thesis, as a solution with the best compromise. On the theoretical side, we show that the reliability calculation based only on a "first fault occurrence" criterion is inadequate to really describe this type of topology. The inclusion of fault tolerance capability is needed to evaluate the overall reliability law (i.e. including a second failure). The adaptation of theoretical models with constant failure rate including overvoltage and over-temperature dependencies exhibit an increasing of the reliability over a short time. This property is an advantage for embedded systems with monitoring condition. Local detection and rapid diagnosis of an internal failure were also examined in this work. Two methods are proposed firstly, by a direct flying caps monitoring and secondly, by a realtime and digital synchronous demodulation of the input sampled voltage at the switching frequency (magnitude and phase). Both techniques have been integrated on FPGA and DSP frame and evaluated on a AC230V-7kW DC800V – 31kHz lab. set-up. We put forward the interest of the second method which only uses one input voltage sensor. Finally, we propose in this dissertation a new generic X-level PFC Vienna using, in 5-level version, half transistors and drivers for identical input frequency and levels. At the cost of a slight increase of losses and density losses, this topology appears very attractive for the future. A preliminary lab. set-up and test were also realized and presented at the end of the thesis.

L'objectif de cette thèse est d'optimiser l'utilisation d'actionneurs redondants pour un avion de transport lorsqu’une défaillance des actionneurs arrive en vol. La tolérance aux pannes résulte ici de la redondance des actionneurs présents sur l’avion. Différents concepts et méthodes classiques liés aux chaînes de commande de vol tolérantes aux pannes sont d'abord examinés et de nouveaux concepts utiles pour l'analyse requise sont introduits. Le problème qui est abordé ici est de développer une méthode de gestion des pannes des commandes de vol dans le cas d'une défaillance partielle des actionneurs, qui va permettre à l'avion de poursuivre en toute sécurité la manœuvre prévue. Une approche de commande en deux étapes est proposée et appliquée à la fois à l'évaluation de la manoeuvrabilité restante et à la conception de structures de commande tolérante aux pannes. Dans le premier cas, une méthode d'évaluation hors ligne des qualités de vol basée sur la commande prédictive est proposée. Dans le second cas, une structure de commande tolérante aux pannes basée sur la commande non linéaire inverse et la réaffectation des actionneurs en ligne est développée. Dans les deux cas, un problème de programmation linéaire quadratique (LQ) est formulé. Différents cas de pannes sont considérés lorsqu'un avion effectue une manoeuvre classique. Trois solveurs numériques sont appliqués aux solutions en ligne et hors ligne des problèmes LQ qui en résultent. / The objective of this thesis is to optimize the use of redundant actuators for a transportation aircraft once some actuators failure occurs during the flight. Here, the fault tolerant ability resulting from the redundant actuators is mainly considered. Different classical concepts and methods related to a fault tolerant flight control channel are first reviewed and new concepts useful for the required analysis are introduced. The problem which is tackled here is to develop a design methodology for fault tolerant flight control in the case of a partial actuator failure which will allow the aircraft to continue safely the intended maneuver. A two stages control approach is proposed and applied to both the remaining maneuverability evaluation and a fault tolerant control structure design. In the first case, an offline handling qualities assessment method based on Model Predictive Control is proposed. In the second case, a fault tolerant control structure based on Nonlinear Inverse Control and online actuator reassignment is developed. In both cases, a Linear Quadratic (LQ) programming problem is formulated and different failure cases are considered when an aircraft performs a classical maneuver. Three numerical solvers are studied and applied to the offline and online solutions of the resulting LQ problems.

L’objectif de cette thèse est d’attribuer à chaque sommet x d’un graphe G à n sommets une étiquette L(x) de taille compacte O(log n) bits afin de pouvoir :1. construire, à partir des étiquettes d’un ensemble de sommets en panne X C V (G), une structure de donnée S(X)2. décider, à partir de S(X) et des étiquettes L(u) et L(v), si les sommets u et v sont connectés dans le graphe G n X.Nous proposons une solution à ce problème pour la famille des graphes 3-connexes de genre g (via plusieurs résultats intermédiaires).— Les étiquettes sont de taille O(g log n) bits— Le temps de construction de la structure de donnée S(X) est O(Sort([X]; n)).— Le temps de décision est O(log log n). Ce temps est optimal.Nous étendons ce résultat à la famille des graphes excluant un mineur H fixé. Les étiquettes sont ici de taille O(polylog n) bits. / We aim at assigning each vertex x of a n-vertices graph G a compact O(log n)-bit label L(x) in order to :1. construct, from the labels of the vertices of a forbidden set X C V (G), a datastructure S(X)2. decide, from S(X), L(u) and L(v), whether two vertices u and v are connected in G n X.We give a solution to this problem for the family of 3-connected graphs whith bounded genus.— We obtain O(g log n)-bit labels.— S(X) is computed in O(Sort([X]; n)) time.— Connection between vertices is decided in O(log log n) optimal time.We finally extend this result to H-minor-free graphs. This scheme requires O(polylog n)-bit labels.

Actuellement, toutes les applications critiques mettant en jeu la vie humaine ne peuvent pas être assurées par des systèmes complexes utilisant des circuits intégrés répliques; il est nécessaire d'utiliser des composants discrets de sécurité intrinsèque, d'un encombrement et d'un cout prohibitifs. Pour relever ce défi, le micro-contrôleur maps qui doit gérer la signalisation ferroviaire, bénéficie de l'intégration d'un circuit logique autotestable, en-ligne (duplication duale+parité) et hors-ligne, suivant le principe de la technique ubist. Le maps dispose aussi d'une interface de sortie apte a produire des signaux de commande en fréquence, soit surs soit corrects. Il dispose également d'une interface d'entrée capable de n'accepter des signaux externes qu'après les avoir rendus surs ou corrects. Ces deux interfaces intégrées pour la première fois, sur la même puce que le circuit autotestable, sont strongly fail-safe. Seules les communications avec l'extérieur se font par échange de messages fortement codes sans qu'aucun matériel ne soit rajoute. En conséquence, l'étude que l'on présente permet d'apporter une nouvelle démarche de conception des systèmes hautement critiques, tout en assurant un degré de sécurité nettement plus élevé (détection de toutes pannes triples) que celui donne par les systèmes actuels, et ceci pour un volume et un cout plus faibles

Etude des PLA CMOS. Les 4 aspects suivants sont développés : ― performance électrique: spécification d'évaluation électrique et temporelle de PLA par une technique hybride estimation-simulation basée sur la recherche du chemin critique d'E/S dans le PLA; ― distribution des types de pannes en fin de fabrication et leurs manifestations électriques et logiques. Une approche vers le test de PLA CMOS est également présentée; ― amélioration du rendement de fabrication par la conception de PLA reconfigurable (ajout de lignes supplémentaires; ― partitionnement de PLA en vue de réduire la surface, le temps de réponse, et de faciliter la reconfiguration et l'interconnexion avec les blocs voisins

Contrôleurs utilisés dans les systèmes autotestables pour le test des sorties combinatoires ou séquentielles. Conception des contrôleurs NMOS à partir de l'assemblage des cellules, des règles de conception pour celle-ci, et des hypothèses de pannes pouvant survenir. Les considérations pratiques sont basées sur des hypothèses de pannes analytiques

L'objet de cette thèse est l'étude de deux méthodes de génération automatique de vecteurs de test pour les circuits intégrés digitaux. Après un rappel des problèmes actuels posés par le test des circuits VLSI (partie I), deux méthodes de génération automatique de vecteurs de test adressant deux types différents d'hypothèses de pannes sont présentées: une méthode heuristique de génération de vecteurs (partie II) et une méthode de test pseudo-exhaustif (partie III)

Réseaux locaux. Le mécanisme de communication par bus série auto-alloué. Recoupleur. L'analyseur : outil de mise au point et d'évaluation des systèmes bâtis autour du bus série auto-alloué. Sureté de fonctionnement d'un système reparti bâti autour du mécanisme de communication par bus série auto-alloue.

La panne de moteur est une situation critique pour la sécurité du vol. L'objectif de cette thèse est d'améliorer la gestion de la trajectoire avion d'urgence dans le cas d'une panne totale de moteur en un certain point de vol alors que l'avion a déjà pris une certaine vitesse et une certaine altitude après le décollage. Dans cette étude, on considère que la trajectoire de vol plané le long d'un plan vertical peut conduire directement à un lieu atterrissage sûr. Les performances d'un avion de transport sont d'abord analysées, et les lieus atteignables sont établis à partir d'une situation donnée initiale. Une fois une zone de sécurité accessible existe le problème qui est abordée ici est de développer un système de guidage qui permet à l'avion d'effectuer une trajectoire faisable vers la zone d'atterrissage. La programmation dynamique inverse est utilisée pour construire en arrière des ensembles de trajectoires faisables vers conditions finales compatibles avec panne de moteur. Afin d'obtenir un dispositif en ligne pour générer des directives efficaces pour le pilote automatique ou le pilote humain (par un directeur de vol), un réseau de neurones est construit à partir de la base de données générée. Ensuite, les résultats de simulation sont analysés pour validation, et d'autres améliorations de l'approche proposée sont prises en considération.