Le but de cette thèse est de réaliser et d'étudier les propriétés électroniques d'un transistor à canal nanofil monocristallin à base de Si/SiGe (voir figure), élaboré par croissance CVD-VLS, à grille enrobante ou semi-enrobante en exploitant une filière technologique compatible CMOS. Ces transistors vont nous permettre d'augmenter la densité d'intégration et de réaliser de nouvelles fonctionnalités (par exemple : des interconnections reconfigurables) dans les zones froides d'un circuit intégré. La thèse proposée se déroulera dans le cadre d'une collaboration entre le laboratoire LTM-CNRS et le laboratoire SiNaPS du CEA/INAC/SP2M et utilisera la Plateforme Technologique Amont (PTA) au sein du pôle MINATEC.

De nos jours, les modules hyperfréquences doivent de plus en plus présenter non seulement des performances électriques sans cesse améliorées mais aussi des fonctionnalités nouvelles ainsi que de fortes compacités, et des coûts de fabrication les plus réduits possibles. Les perspectives attractives apportées par l'utilisation des technologies SiGe permettent aujourd'hui d'envisager la réalisation de circuits intégrés jusqu'aux fréquences millimétriques tandis que, dans le même temps, le développement rapide des technologies MEMS RF permet de réaliser de nouvelles fonctionnalités au niveau des circuits radiofréquences. Dans la première partie de ce mémoire, nous proposons un concept d'amplificateur faible bruit reconfigurable en fréquence (HIPERLAN et BLUETOOTH), basé sur l'association des technologies SiGe et MEMS RF. Conception et performances simulées des amplificateurs élaborés à la fois pour une intégration monolithique et une autre par fil de souduresont alors présentées. La deuxième partie est entièrement consacrée à la conception et la réalisation des MEMS RF suivant les spécifications que nous avons établi lors de la première partie. Conception, réalisation et caractérisation des structures MEMS RF sont présentés, pour aboutir à l'obtention de performances situées à l'état de l'art pour des capacités autant séries que parallèles. La dernière partie, traite de l'assemblage entre les deux technologies MEMS et SiGe, avec trois études réalisées sur une intégration monolithique dite « Above IC », un assemblage par fils de soudure et un assemblage Flip Chip. Au final, des modules de test assemblés sont présentés et caractérisés

L'intégration des circuits est au centre de l'enjeu lié à la réduction de l'encombrement et des coûts de fabrication des systèmes de télécommunication. Dans les systèmes d'émission et de réception, la génération de fréquence issue de l'oscillateur local va permettre la transposition du signal modulé autour de la porteuse vers une fréquence intermédiaire ou vers le signal en bande de base (et inversement pour l'émetteur). La synthèse de fréquence est généralement assurée par une boucle à verrouillage de phase (PLL). L'objectif de ce travail de thèse consiste à réaliser une PLL fractionnaire intégrée en bande X (8 GHz-12 GHz) en technologie BiCMOS. Dans un premier temps, un démonstrateur de PLL à division entière intégrée est présenté, pour lequel nous décrirons les spécifications et les méthodes. Les différents éléments constitutifs de la PLL numérique sont présentés pour lesquels nous évaluerons les spécifications en bruit. Cette étude permet d'établir un bilan de performances mettant en avant l'enjeu des caractéristiques dynamiques et en bruit lors de la conception d'un oscillateur contrôlé en tension. L'étude et la conception de l'oscillateur contrôlé en tension constituent l'objet du second chapitre. Les principes fondamentaux de la conception d'un oscillateur en technologie monolithique sont présentés. La nécessité de simuler correctement les performances du circuit, et tout particulièrement le bruit de phase, est mise en avant. La conception de deux oscillateurs contrôlés en tension est présentée (une topologie parallèle et une topologie série). La méthodologie de conception met en avant la prépondérance du phénomène de conversion de la source de bruit en courant sur la jonction base-émetteur du transistor : l'optimisation du bruit de phase est basée sur la minimisation de cette conversion. Sur la base de l'identification et de la localisation de la source de bruit prépondérante responsable du bruit de phase, nous proposons une solution de polarisation hybride afin de diminuer le bruit de phase en court-circuitant la source de bruit en courant. Une conception d'oscillateur contrôlé en tension à 20 GHz est aussi entreprise sur un concept de topologie push-push permettant d'atteindre un niveau de bruit de phase définissant l'état de l'art pour cette technologie et cette fréquence d'oscillation. Enfin, dans le dernier chapitre, nous étudions la division fractionnaire et décrivons la mise en oeuvre de la PLL toute intégrée : les différents types de circuits de la division fractionnaire sont exposés, et une étude spécifique de la topologie mise en place est présentée. Le bruit de phase de l'ensemble est estimé, mettant en avant la contribution en bruit du filtre qui est particulièrement problématique en solution toute intégrée

Le développement des technologies BiCMOS Silicium/Germanium (SiGe) permet aujourd'hui l'intégration de systèmes radio-fréquences (RF) complets (RF+bande de base) sur une seule puce et à faible coût. Les transistors bipolaires de telles filières sont en effet capables d'atteindre des fréquences de transition de plusieurs dizaines de gigahertz, assurant ainsi la réalisation de fonctions du domaine RF telles que l'amplification, le mélange, la division de fréquence analogique et numérique, la comparaison phase/fréquence analogique et numérique, etc. De plus, la compatibilité de ces technologies avec les technologies CMOS existantes autorise la réalisation simultanée de systèmes de traitement du signal numériques (et/ou analogiques) complets dans la bande de base. Le point faible de ces technologies reste cependant la difficulté d'obtenir des composants passifs de bonne qualité. Un challenge apparaît lorsqu'il s'agit de reconsidérer la conception des architectures existantes afin de se satisfaire de ces composants intégrés passifs peu performants, voire de s'en passer complètement. Une solution consiste alors à numériser au maximum les diverses fonctions précédemment citées. Le travail de thèse porte sur l'étude de faisabilité de la synthèse de fréquence en bande X et K, entièrement intégrée en technologie SiGe et basée sur la boucle à verrouillage de phase. On s'intéresse plus particulièrement à la numérisation des diviseurs hyperfréquences et des comparateurs phase/fréquence utilisés dans la boucle, le VCO restant par ailleurs analogique. Des solutions de conception innovantes sont proposées en terme de montée en fréquence et de réduction des phénomènes parasites inhérents aux structures habituellement rencontrées à plus basse fréquence. La thèse se conclut par l'intégration des diviseurs et comparateurs conçus dans cette thèse avec des VCOs conçus lors d'une thèse déjà soutenue afin de former des synthèses de fréquence à 10 et 20 GHz.

Aujourd'hui, la loi de Moore est affectée par les limitations physiques rencontrées dans les technologies avancées entrainant ainsi leur complexification. Par conséquent, il devient nécessaire de développer de nouveaux procédés, comme illustré dans le cas de l'épitaxie. Parce que les procédés CVD sont devenus très performants, ils offrent des solutions technologiques qui permettent de maintenir la miniaturisation des composants grâce à leur intégration décisive dans ces technologies. L'objectif de cette thèse est donc de répondre à cette demande de nouveaux procédés grâce à l'étude de l'élaboration de nano-objets Si et SiGe réalisés par RT-CVD. Lors de l'étude des dépôts non sélectifs, nous avons observé que les caractéristiques des films dépendent de l'orientation cristalline et mis en évidence la différence de comportement entre le Si et le SiGe à haute température. Ensuite, nos études sur les dépôts sélectifs ont démontré qu'il est possible de s'affranchir des « effets de charge », phénomène contraignant dans l'industrie. Lors de ces études, nous avons pu établir un modèle de prédiction du facettage permettant d'optimiser le choix du procédé. Nous discutons ensuite de la gravure sèche du silicium par HCl et de son association avec nos dépôts par épitaxie. Nous avons alors constaté l'absence de facettage dans tout procédé CVD réalisé sur des motifs <100>.Enfin, nous avons caractérisé l'effet de recuits sur des objets Si et SiGe de géométrie et de taille différentes. Le recuit a comme conséquence le lissage du profil des structures conduisant à des formes plus proches de l'équilibre. Cette évolution morphologique s'effectue par diffusion surfacique et est d'autant plus importante et rapide que la dimension caractéristique des objets diminue. L'ensemble de ces études morphologiques et cinétiques nous a alors permis d'intégrer efficacement une étape d'épitaxie dans la fabrication d'un dispositif avancé représenté par le transistor FinFET.

<p>Thermistor material can be used to fabricate un-cooled IR detectors their figure of merit is the Temperature Coefficient of Resistance (TCR). Ge dots in Si can act as a thermistor material and they have a theoretical TCR higher than for SiGe layers but they suffer from intermixing of Si into the Ge dots. Ge dots were grown on unstrained or strained Si layers and relaxed or strained SiGe layers at temperatures of 550 and 600°C by reduced pressure chemical vapor deposition (RPCVD). Both single and multilayer structures where grown and characterized. To achieve a strong signal in a thermal detector a uniform shape and size distribution of the dots is desired. In this thesis work, an endeavor has been to grow uniform Ge dots with small standard deviation of their size. Scanning electron microscopy (SEM) and Atomic force microscopy (AFM) have been used to characterize the size and shape distribution of Ge dots. Ge contents measured with Raman spectroscopy are higher at lower growth temperatures. Simulation of TCR for the most uniform sample grown at 600°C give 4.43%/K compared to 3.85%/K for samples grown at 650°C in a previous thesis work.</p><p>Strained surfaces increases dot sizes and make dots align in crosshatched pattern resulting in smaller density, this effect increases with increasing strain.</p><p>Strain from buried layers of Ge dots in a multilayer structure make dots align vertically. This alignment of Ge dots was very sensitive to the thickness of the Si barrier layer. The diameter of dots increase for each period in a multilayer structure. When dots are capped by a Si layer at the temperature of 600°C intermixing of Si into the Ge dot occurs and the dot height decrease.</p>

Challenges with integrating high-κ gate dielectric,retrograde Si1-xGexchannel and silicided contacts in future CMOStechnologies are investigated experimentally and theoreticallyin this thesis. ρMOSFETs with either Si or strained Si1-xGex surface-channel and different high-κgate dielectric are examined. Si1-xGex ρMOSFETs with an Al2O3/HfAlOx/Al2O3nano-laminate gate dielectric prepared by means ofAtomic Layer Deposition (ALD) exhibit a great-than-30% increasein current drive and peak transconductance compared toreference Si ρMOSFETs with the same gate dielectric. Apoor high-κ/Si interface leading to carrier mobilitydegradation has often been reported in the literature, but thisdoes not seem to be the case for our Si ρMOSFETs whoseeffective mobility coincides with the universal hole mobilitycurve for Si. For the Si1-xGexρMOSFETs, however, a high density ofinterface states giving riseto reduced carrier mobility isobserved. A method to extract the correct mobility in thepresence of high-density traps is presented. Coulomb scatteringfrom the charged traps or trapped charges at the interface isfound to play a dominant role in the observed mobilitydegradation in the Si1-xGexρMOSFETs. Studying contacts with metal silicides constitutes a majorpart of this thesis. With the conventional device fabrication,the Si1-xGexincorporated for channel applications inevitablyextends to the source-drain areas. Measurement and modelingshow that the presence of Ge in the source/drain areaspositively affects the contact resistivity in such a way thatit is decreased by an order of magnitude for the contact of TiWto p-type Si1-xGex/Si when the Ge content is increased from 0 to 30at. %. Modeling and extraction of contact resistivity are firstcarried out for the traditional TiSi2-Si contact but with an emphasis on the influenceof a Nb interlayer for the silicide formation. Atwo-dimensional numerical model is employed to account foreffects due to current crowding. For more advanced contacts toultra-shallow junctions, Ni-based metallization scheme is used.NiSi1-xGex is found to form on selectively grown p-typeSi1-xGexused as low-resistivity source/drain. Since theformed NiSi1-xGex with a specific resistivity of 20 mWcmreplaces a significant fraction of the shallow junction, athree-dimensional numerical model is employed in order to takethe complex interface geometry and morphology into account. Thelowest contact resistivity obtained for our NiSi1-xGex/p-type Si1-xGexcontacts is 5´10-8Ωcm2, which satisfies the requirement for the 45-nmtechnology node in 2010. When the Si1-xGexchannel is incorporated in a MOSFET, it usuallyforms a retrograde channel with an undoped surface region on amoderately doped substrate. Charge sheet models are used tostudy the effects of a Si retrograde channel on surfacepotential, drain current, intrinsic charges and intrinsiccapacitances. Closed-form solutions are found for an abruptretrograde channel and results implicative for circuitdesigners are obtained. The model can be extended to include aSi1-xGexretrograde channel. Although the analytical modeldeveloped in this thesis is one-dimensional for long-channeltransistors with the retrograde channel profile varying alongthe depth of the transistor, it should also be applicable forshort-channel transistors provided that the short channeleffects are perfectly controlled. Key Words:MOSFET, SiGe, high-k dielectric, metal gate,mobility, charge sheet model, retrograde channel structure,intrinsic charge, intrinsic capacitance, contactresistivity.

A new shallow junction formation process, based on selective silicon etching followed by selective growth of in situ B-doped SiGe, is presented. The approach is advantageous compared to conventional ion implantation followed by thermal activation, because perfectly abrupt, low resistivity junctions of arbitrary depth can be obtained. In B-doped SiGe layers, the active doping concentration can exceed the solid solubility in silicon because of strain compensation. In addition, the compressive strain induced in the Si channel can improve drivability through increased hole mobility. The process is integrated by performing the selective etching and the selective SiGe growth in the same reactor. The main advantage of this is that the delicate gate oxide is preserved. The silicon etching process (based on HCl) is shown to be highly selective over SiO2 and anisotropic, exhibiting the densely packed (100), (311) and (111) surfaces. It was found that the process temperature should be confined between 800 ºC, where etch pits occur, and 1000 ºC, where the masking oxide is attacked. B-doped SiGe layers with a resistivity of 5×10-4 Ωcm were obtained. Well-behaved pMOS transistors are presented, yet with low layer quality. Therefore integration issues related to the epitaxial growth, such as selectivity, loading effect, pile-up and defect generation, were investigated. Surface damage originating from reactive-ion etching of the sidewall spacer and nitride residues from LOCOS formation were found to degrade the quality of the SiGe layer. Various remedies are discussed. Nevertheless, high-quality selective epitaxial growth could not be achieved with a doping concentration in the 1021 cm-3 range. The maximum doping level resulting in a high-quality layer, with the loading effect taken into account, was 6×1020 cm-3. After this careful process optimization, a high-quality layer was obtained in the recessed areas. Finally, Ni mono-germanosilicide was investigated as a material for contact formation to the epitaxial SiGe layers in the recessed source and drain areas. The formation temperature is 550 ºC and it is stable up to 700 ºC. The observation of a recessed step and lateral growth of the silicide led to a detailed treatment of the contact resistivity of the NiSi0.8Ge0.2/Si0.8Ge0.2 interface using 2-D as well as 3-D modeling. Different values were obtained for square shaped and rounded contacts, 5.0x10-8 Ωcm2 and 1.4x10-7 Ωcm2, respectively. / QC 20101028

The objective of the research presented in this dissertation is to explore the achievable dynamic range limits in high-performance RF front-ends designed using SiGe HBTs, with a focus on complementary (npn + pnp) SiGe technologies. The performance requirements of RF front-ends are high gain, high linearity, low dc power consumption, very low noise figure, and compactness. The research presented in this dissertation shows that all of these requirements can easily be met by using complementary SiGe HBTs. Thus, a strong case is made in favor of using SiGe technologies for designing high dynamic range RF front-ends. The contributions from this research are summarized as follows: 1. The first-ever comparison study and comprehensive analysis of small-signal linearity (IIP3) for npn and pnp SiGe HBTs on SOI. 2. A novel comparison of large-signal robustness of npn and pnp SiGe HBTs for use in high-performance RF front-ends. 3. A systematic and rigorous comparison of SiGe HBT compact models for high-fidelity distortion modeling. 4. The first-ever feasibility study of using weakly-saturated SiGe HBTs for use in severely power constrained RF front-ends. 5. A novel X-band Low Noise Amplifier (LNA) using weakly-saturated SiGe HBTs. 6. Design and comprehensive analysis of RF switches with enhanced large-signal linearity. 7. Development of novel methods to reduce crosstalk noise in mixed-signal circuits and the first-ever analysis of crosstalk noise across temperature. 8. Design of a very high-linearity cellular band quadrature modulator for use in base-station applications using first-generation complementary SiGe HBTs.

Thermistor material can be used to fabricate un-cooled IR detectors their figure of merit is the Temperature Coefficient of Resistance (TCR). Ge dots in Si can act as a thermistor material and they have a theoretical TCR higher than for SiGe layers but they suffer from intermixing of Si into the Ge dots. Ge dots were grown on unstrained or strained Si layers and relaxed or strained SiGe layers at temperatures of 550 and 600°C by reduced pressure chemical vapor deposition (RPCVD). Both single and multilayer structures where grown and characterized. To achieve a strong signal in a thermal detector a uniform shape and size distribution of the dots is desired. In this thesis work, an endeavor has been to grow uniform Ge dots with small standard deviation of their size. Scanning electron microscopy (SEM) and Atomic force microscopy (AFM) have been used to characterize the size and shape distribution of Ge dots. Ge contents measured with Raman spectroscopy are higher at lower growth temperatures. Simulation of TCR for the most uniform sample grown at 600°C give 4.43%/K compared to 3.85%/K for samples grown at 650°C in a previous thesis work. Strained surfaces increases dot sizes and make dots align in crosshatched pattern resulting in smaller density, this effect increases with increasing strain. Strain from buried layers of Ge dots in a multilayer structure make dots align vertically. This alignment of Ge dots was very sensitive to the thickness of the Si barrier layer. The diameter of dots increase for each period in a multilayer structure. When dots are capped by a Si layer at the temperature of 600°C intermixing of Si into the Ge dot occurs and the dot height decrease.