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Implementace umělé neuronové sítě do obvodu FPGA / FPGA implementation of artificial neural networkČermák, Justin January 2011 (has links)
This master's thesis describes the design of effective working artificial neural network in FPGA Virtex-5 series with the maximum use of the possibility of parallelization. The theoretical part contains basic information on artificial neural networks, FPGA and VHDL. The practical part describes the used format of the variables, creating non-linear function, the principle of calculation the single layers, or the possibility of parameter settings generated artificial neural networks.
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Návrh a realizace akustické kamery / Design and realization of acoustic cameraKoníček, Cyril January 2014 (has links)
This thesis deals with design and realization of acoustic camera for sound source location. The essence of the device is microphone field listening for acoustic impulses which are processed in real-time in order to locate the source. Found location is displayed on LCD together with images from regular video camera. FPGA is used as a computational unit.
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ANALÝZA MOŽNOSTÍ SIMULÁCIE A IMPLEMENTÁCIE AUTOSYNCHRÓNNYCH SUBSYSTÉMOV V OBVODOCH VLSI / SIMULATION AND IMPLEMENTATION ANALYSIS OF THE AUTOSYNCHRONOUS SUBSYSTEMS IN VLSI DEVICEKováč, Michal January 2010 (has links)
This thesis focuses on problem-solution analysis of synchronous digital circuits; the results of which are autosynchronous circuit design methodology, timing parameter definitions based on simulation models and constraint settings. The RTL transformation of the synchronous state machine in VHDL language to an autosynchronous state machine was created with minimal modifications for the simple design of these circuits. Following this, a comparison of the transformed state machines with their synchronous originals in parameters such as chip area, current consumption and timing specification domain is introduced. The summation of this thesis displays a theoretical comparison of several types of synchronization (synchronous, autosynchronous, fundamental asynchronous, EAIC, Bundled-data, Dual-rail) which are presented on the single state machine example with the same technology parameters.
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Návrh vícejádrového procesoru ve VHDL / Design of the Multicore Processor in VHDLNovotný, Jaroslav January 2010 (has links)
The objective of the thesis is to design and implement in the VHDL language a simple multiprocessor supporting parallel computing. Furthemore, the author has designed and realized universal transparent generic interconnection layer with the objective to connect any given number of processor cores to shared address space using arbitrated bus. Parametrized cache has been allocated to each core in the layer. MSI protocol was used to deal with the issue of memory coherence of the implemented system. Direct and indirect synchornisation support is available to the user. In order to verify the functionality of the system, simple processor core has been designed and implemented, and its copies were connected to the interconnection layer. Various testing programmes have been used to verify the functionality of the system, which also confirmed that the acceleration of computing has been achieved successfully. Virtex6 chip has been used to test the whole system.
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Přenosy rastrových dat v FPGA / Raster Image Data Transfers in FPGAMusil, Martin January 2012 (has links)
This work deals with the design and implementation of high-speed communication interfaces into FPGA chip and their utilizing for image transmission and processing. In the implementation part has been created PCI Express endpoint device, which provides data transfers between the FPGA chip and computer RAM memory. As a source of image data for further processing was connected the Unicam M621 camera throught the Ethernet interface to FPGA chip. The project was implemented on the Xilinx SP605 development board. Using both of the the interfaces were demonstrated on the application of edge detection using Sobel operator. The PCI Express endpoint device driver for the Linux operating system and a simple application interface in C language was also created within this project.
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High-Level-Entwurf von MikrosystemenMarkert, Erik 16 February 2010 (has links)
Die Dissertationsschrift stellt eine Toolkette zum abstrakten Entwurf von Mikrosystemen vor. Mikrosysteme können aus Elementen verschiedener physikalischer Domänen bestehen und zusätzlich digitale Hardware sowie Software enthalten. Die Erfassung und Formalisierung dieser heterogenen Systeme stellt den ersten Schritt im Entwurfsprozess dar, die damit verbundene neue Methodik des Designs von Mikrosystemen bildet den Kern der vorliegenden Arbeit.
Zur Erfassung der analogen Spezifikationsteile enthält die Arbeit die Schilderung und Implementierung neuer Datenstrukturen, die ausgehend von einer ausführlichen Anforderungsanalyse geschaffen wurden. Das abstrakte Systemverhalten wird mit Hilfe hybrider Automaten modelliert, die sowohl mit speziellen hybriden Werkzeugen als auch mit SystemC-AMS simulierbar sind. Darüber hinaus beschäftigt sich die Arbeit mit der Erfassung von Signalverläufen und Schaltplaninformationen. Die formalisierten Anforderungen ermöglichen erste Prüfungen der Spezifikation auf Konsistenz.
Zur Unterstützung niedriger Abstraktionsebenen wie der Differentialgleichungsebene steht ein Wandler von SystemC-AMS nach VHDL-AMS bereit. In die Systembeschreibung mit SystemC-AMS ist die Definition und Verknüpfung von Kostenparametern integrierbar. Das daraus entstehende globale Gütemaß hilft dem Entwerferteam, die optimale Systemrealisierung zu finden. / The PhD thesis proposes a toolflow for the design of microsystems on higher abstraction levels. Microsystems may consist of components using effects in different physical domains plus additional digital hardware and software. The collection and formalization of these heterogeneous systems is a first step in the design process, the associated design method ist the key point of this work.
The system behavior is modeled using hybrid automata, which are checkable using hybrid modelcheckers and simulable using SystemC-AMS. Furthermore the work deals with signal forms and circuit parameters. To support modeling on lower abstraction levels like differential algebraic equations a syntax conversion from SystemC-AMS to VHDL-AMS was included. The integration of cost factors into SystemC-AMS allows design space exploration during system simulation.
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Mixed-Level-Simulation heterogener Systeme mit VHDL-AMS durch Multi-Architecture-ModellierungSchlegel, Michael 04 October 2005 (has links)
Die Simulation heterogener Systeme auf hoher
Abstraktionsebene gewinnt auf Grund der
zunehmenden Komplexität technischer Systeme
stetig an Bedeutung. Unter heterogenen Systemen
versteht man technische Systeme, die aus analoger
und digitaler Elektronik, aus Komponenten
verschiedener physikalischer Domänen wie
mechanischen Strukturen, thermischen und
optischen Komponenten sowie aus Software
bestehen können. Genügte es bisher, die
einzelnen Komponenten für sich in ihrer eigenen
Domäne mit einem speziellen Simulator zu
simulieren, so ist es heute unerläßlich, auch
die Interaktionen zwischen den Komponenten zu
erfassen. Um solche Systeme mit einer
einheitlichen Beschreibungsform erfassen zu
können, entstand aus der digitalen
Hardwarebeschreibungssprache VHDL die
Systembeschreibungssprache VHDL-AMS.
Bei der Modellierung eines Systems muß das
tatsächliche Verhalten der Komponenten
abstrahiert werden, um mathematisch erfaßbar
und in begrenzter Zeit simulierbar zu sein. Der
Grad der Abstraktion beeinflußt jedoch die
Genauigkeit der Simulationsergebnisse wesentlich.
Dabei muß bzw. kann das Verhalten in
unterschiedlichen Komponenten unterschiedlich
stark abstrahiert werden, um noch akzeptable
Simulationsgenauigkeiten erzielen zu können.
VHDL-AMS erlaubt die Beschreibung von Komponenten
auf unterschiedlichen Abstraktionsniveaus. Man
kann die unterschiedlich abstrakten Modelle der
Komponenten aber nur schwer in einer
Systemsimulation gemeinsam simulieren, da
unterschiedlich abstrakte Modelle auch
unterschiedlich abstrakte Schnittstellen
aufweisen, so daß die Modelle nur mühsam
miteinander verbunden werden können. Ein
Austausch eines abstrakten Modells einer
Komponente gegen ein weniger abstraktes Modell
oder umgekehrt ist mit vielen fehleranfälligen
und zeitaufwendigen Anpassungsschritten verbunden.
Im Rahmen dieser Arbeit wird ein methodischer
Ansatz vorgestellt, der es auf der Basis einer
Vereinheitlichung der Modellschnittstellen
ermöglicht, unterschiedlich abstrakte Modelle
gemeinsam zu simulieren und einzelne Modelle
gegen abstraktere oder weniger abstrakte Modelle
ohne nennenswerten Zeit- und Modellierungsaufwand
auszutauschen. Es werden die zu verwendenden
Interfaceobjekte und Datentypen für digitale,
analoge elektrische und nichtelektrische
Schnittstellen unter VHDL-AMS und SystemC-AMS
vorgestellt. Ebenso werden Methoden vorgestellt,
die digitales, ereignisdiskretes Verhalten auf
konservative elektrische Schnittstellen bzw.
nichtkonservatives analoges Verhalten auf
digitale Schnittstellen abbilden. Weiterhin wird
erläutert, wie sich digitale Protokolle über
Abstraktionsebenen hinweg übertragen lassen und
ein modifizierter Top-Down Design-Flow
vorgestellt. Die Demonstration der Anwendbarkeit
der Methode erfolgt anhand eines Beispiels.
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A Boolean Cube to VHDL converter and its application to parallel CRC generationHantoosh, Majid January 2011 (has links)
The primary outcome of this thesis is found in three contributions. First, we developed an automatic converter from the cube representation of incompletely specified multiple-output Boolean function, given in Espresso format, to VHDL. The converter is designed specifically for updating functions of Feedback Shift Register (FSRs) in the Galois configuration, namely it reads in the description of a combinatorial function and adds register stages to the appropriate positions. The converter can handle both, Linear and Non-Linear feedback Shift Registers. The second contribution is modifying the automatic converter to design a tool which gives the user the opportunity to see the hardware characteristics of its circuit quickly from the espresso format of its design. The third contribution is applying the resulting converter to evaluate the results of the CRC generation algorithm presented in [6]. We computed the hardware characteristics such as area, timing and power dissipation on most popular CRCs in ASIC and FPGA technologies. Furthermore, we introduced a simple interface used to provide the user a good estimation of the power diagram during the executing time which is similar to probing the current of the circuit.
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All-digital FPGA receiver : on Intel Stratix 10 TXPersson, Kim January 2021 (has links)
Ordinary digital receivers use analog mixers and conventional analog-to-digital converters. Thisthesis explores the possibility to build a receiver using an Intel Stratix 10 TX FPGA to sample asignal directly at its RF frequency. By band-limiting the RF signal, the transceivers can be used asPWM based analog-to-digital converters and sample the RF signals as a bit-stream. Filters andmixers could then be implemented in the FPGA to downconvert the RF signal to a complex digitalbaseband signal. This method was proven to work in theory but had drawbacks. The samplingmethod added a lot of distortion and the bandwidth was limited. The receiver could not beimplemented on the FPGA since the only connected transceivers could not be configured to receiveanalog signals. The other type of transceiver could probably be used but would have requiredanother model of the board where these were connected.
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A Study on Fault Tolerance of Object Detector Implemented on FPGA / En studie om feltolerans för objektdetektor Implementerad på FPGAYang, Tiancheng January 2023 (has links)
Objektdetektering har fått stort forskningsintresse de senaste åren, eftersom det är maskiners ögon och är en grundläggande uppgift inom datorseende som syftar till att identifiera och lokalisera föremål av intresse. Hårdvaruacceleratorer syftar vanligtvis till att öka genomströmningen för realtidskrav samtidigt som energiförbrukningen sänks. Studier av feltolerans säkerställer att algoritmen utförs korrekt även med felpresentation. Denna avhandling täcker dessa ämnen och tillhandahåller en Field-Programmable Gate Array (FPGA)-implementering av en objektdetekteringsalgoritm, You Only Look Once (YOLO), samtidigt som man undersöker implementeringens feltolerans. En baslinjeimplementering på FPGA tillhandahålls först och sedan tillämpas, implementeras och testas två feltoleranta implementeringar, en med trippelmodulär redundans och en med tidsredundans. Fastnade fel injiceras i implementeringarna för att studera feltoleransen. Vår FPGA-implementering av YOLO ger en höghastighets, låg strömförbrukning och mycket konfigurerbar hårdvaruaccelerator för objektdetektering. I detta examensarbete görs implementeringsdesignen med en kombination av egendesignade moduler med VHDL och Xilinx-försedd Intellectual Property (IP). Jämfört med andra forsknings- eller öppen källkodsversioner som använder High-Level Synthesis (HLS), är denna design mer konfigurerbar för framtida referenser och tar bort onödiga hårdvarusvarta lådor. Jämfört med andra studier om hårdvaruacceleratorer fokuserar denna avhandling på feltolerans. Detta examensarbete skapar utrymme för mer arbete med att utforska feltolerans, t.ex. skapa en mer feltolerant implementering eller undersöka hur vissa fel kan påverka resultatet. Det är också möjligt att använda implementeringen från denna avhandling som baslinje för andra forskningsändamål, eftersom implementeringen är fristående och mycket konfigurerbar. / Object detection gets great research interest in recent years, as it is the eyes of machines and is a fundamental task in computer vision that aims at identifying and locating objects of interest. Hardware accelerators usually aim at boosting the throughput for real-time requirements while lowering power consumption. Studies on fault tolerance ensure the algorithm to be performed correctly even with error presenting. This thesis covers these topics and provides a Field-Programmable Gate Array (FPGA) implementation of an object detection algorithm, You Only Look Once (YOLO), while investigating the fault tolerance of the implementation. A baseline implementation on FPGA is first provided and then two fault-tolerant implementations, one with triple-modular redundancy and one with time redundancy are applied, implemented, and tested. Stuck-at faults are injected into the implementations to study the fault tolerance. Our FPGA implementation of YOLO provides a high-speed, low-power-consumption, and highly-configurable hardware accelerator for object detection. In this thesis, the implementation design is done with a combination of self-designed modules with VHDL and Xilinx-provided Intellectual Property (IP). Compared to other research or open-source versions using High-Level Synthesis (HLS), this design is more configurable for future references and removes unnecessary hardware black boxes. Compared to other studies on hardware accelerators, this thesis focuses on fault tolerance. This thesis creates space for more work on exploring fault tolerance, e.g., creating a more fault-tolerant implementation or investigating how certain faults could affect the result. It is also possible to use the implementation from this thesis as a baseline for other research purposes, as the implementation is stand-alone and highly configurable.
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