La aparición de una gran cantidad de estándares para comunicaciones inalámbricas como WLAN IEEE 802.11, WIMAX, GPRS, Bluetooth, etc. ha aumentado el problema que enfrentan los diseñadores de equipos de telecomunicaciones que requieren cada vez más espacio en sus equipos para la adición de nuevos circuitos que soporten los estándares emergentes. La tecnología Software-defined radio (SDR) ha generado la atención de las telecomunicaciones debido a que ofrece una solución al problema actual. Se basa en la idea de llevar el software lo más cerca que se pueda a la antena. Pretende reeemplazar a todos los circuitos que realizan la modulación y demodulación por un algoritmo que se ejecute en un procesador de propósito general. Esta característica le da una gran flexibilidad y adaptabilidad ante la aparición de nuevos estándares. Estas dos propiedades son las que quieren aprovechar para plantear una solución al problema que existe actualmente en las comunicaciones de emergencia en nuestro país. El problema reside en la incompatibilidad de algunos equipos para poder comunicarse debido a diferencias en las bandas de operación y en algunos casos al tipo de modulación empleado. El presente trabajo pretende mostrar una alternativa tecnológica al problema mencionado utilizando la tecnología SDR. La propuesta consiste en realizar un diseño digital basado en FPGA que sea capaz de realizar la etapa de la modulación y selección de la frecuencia utilizando un código en lenguaje C. Se utiliza el CODEC WM8731 como dispositivo para la adquisición de la señal de audio que será procesada en el FPGA, para ello se utilizará la tarjeta de desarrollo Altera DE2 Development kit como hardware para realizar las pruebas respectivas. Todo el tratamiento de la señal se realizará en banda base para luego ser moduladad a la frecuencia respectiva utilizando un sintetizador digital directo.

Tesis por compendio / [EN] Incorporating error detection mechanisms is a key element in the design of fault tolerant systems. For many of those systems the detection of an error (whether temporary or permanent) triggers a bunch of actions or activation of elements pursuing any of these objectives: continuation of the system operation despite the error, system recovery, system stop into a safe state, etc. Objectives ultimately intended to improve the characteristics of reliability, security, and availability, among others, of the system in question. One of these error detection elements is a watchdog processor; it is responsible to monitor the system processor and check that no errors occur during the program execution. The main drawback of the existing proposals in this regard and that prevents a more widespread use of them is the loss of performance and the increased memory consumption suffered by the monitored system. In this PhD a new technique to embed signatures is proposed. The technique is called ISIS - Interleaved Signature Instruction Stream - and it embeds the watchdog signatures interspersed with the original program instructions in the memory. With this technique it is a separate element of the system processor (a watchdog processor as such) who carries out the operations to detect errors. Although signatures are mixed with program instructions, and unlike previous proposals, the main system processor is not involved neither in the recovery of these signatures from memory nor in the corresponding calculations, reducing the performance loss. A novel technique is also proposed that enables the watchdog processor verification of the structural integrity of the monitored program checking the jump addresses used. This jump address processing technique comes to largely solve the problem of verifying a jump to a new program area when there are multiple possible valid destinations of the jump. This problem did not have an adequate solution so far, and although the proposal made here can not solve every possible jump scenario it enables the inclusion of a large number of them into the set verifiable jumps. The theoretical ISIS proposal and its error detection mechanisms are complemented by the contribution of a complete system (processor, watchdog processor, cache memory, etc.) based on ISIS which incorporates the detection mechanisms proposed here. This system has been called HORUS, and is developed in the synthesizable subset of the VHDL language, so it is possible not only to simulate the behavior of the system at the occurrence of a fault and analyze its evolution from it but it is also possible to program a programmable logic device like an FPGA for its inclusion in a real system. To program the HORUS system in this PhD a modified version of the gcc compiler has been developed which includes the generation of signatures for the watchdog processor as an integral part of the process to create the executable program (compilation, assembly, and link) from a source code written in the C language. Finally, another work developed in this PhD is the development of FIASCO (Fault Injection Aid Software Components), a set of scripts using the Tcl/Tk language that allow the injection of a fault during the simulation of HORUS in order to study its behavior and its ability to detect subsequent errors. With FIASCO it is possible to perform hundreds or thousands of simulations in a distributed system environment to reduce the time required to collect the data from large-scale injection campaigns. Results show that a system using the techniques proposed here is able to detect errors during the execution of a program with a minimum loss of performance, and that the penalty in memory consumption when using a watchdog processor is similar to previous proposals. / [ES] La incorporación de mecanismos de detección de errores es un elemento fundamental en el diseño de sistemas tolerantes a fallos en los que, en muchos casos, la detección de un error (ya sea transitorio o permanente) es el punto de partida que desencadena toda una serie de acciones o activación de elementos que persiguen alguno de estos objetivos: la continuación de las operaciones del sistema a pesar del error, la recuperación del mismo, la parada de sus operaciones llevando al sistema a un estado seguro, etc. Objetivos, en definitiva, que pretenden la mejora de las características de fiabilidad, seguridad y disponibilidad, entre otros, del sistema en cuestión. Uno de estos elementos de detección de errores es un procesador de guardia; su trabajo consiste en monitorizar al procesador del sistema y comprobar que no se producen errores durante la ejecución del programa. El principal inconveniente de las propuestas existentes a este respecto y que impiden una mayor difusión de su uso es la pérdida de prestaciones y el aumento de consumo de memoria que sufre el sistema monitorizado. En este trabajo se propone una nueva técnica de empotrado de firmas (ISIS -Interleaved Signature Instruction Stream) intercaladas dentro del espacio de la memoria del programa. Con ella un elemento separado del procesador del sistema realiza las operaciones encaminadas a detectar los errores. A pesar de que las firmas se encuentran mezcladas con las instrucciones del programa que está ejecutando, y a diferencia de las propuestas previas, el procesador principal del sistema no se involucra ni en la recuperación de las firmas ni en las operaciones de cálculo correspondientes, lo que reduce la pérdida de prestaciones. También se propone una novedosa técnica para que el procesador de guardia pueda verificar la integridad estructural del programa que monitoriza comprobando las direcciones de salto empleadas. Esta técnica de procesado de las direcciones de salto viene a resolver en gran medida el problema de la comprobación de un salto a una nueva zona del programa cuando existen múltiples posibles destinos válidos. Este problema no tenía una solución adecuada hasta el momento, y aunque la propuesta que aquí se hace no consigue resolver todos los posibles escenarios de salto sí permite incorporar un buen números de ellos al conjunto de saltos verificables. ISIS y sus mecanismos de detección de errores se complementan con la aportación de un sistema completo (procesador, procesador de guardia, memoria caché, etc.) basado en ISIS denominado HORUS. Está desarrollado en lenguaje VHDL sintetizable, de manera que es posible tanto simular el comportamiento del sistema ante la aparición de un fallo y analizar su evolución a partir de éste como programar un dispositivo lógico programable tipo FPGA para su inclusión en un sistema real. Para programar el sistema HORUS se ha desarrollado una versión modificada del compilador gcc que incluye la generación de las firmas de referencia para el procesador de guardia como parte del proceso de creación del programa ejecutable a partir de código fuente escrito en lenguaje C. Finalmente, otro trabajo desarrollado en esta tesis es el desarrollo de FIASCO (Fault Injection Aid Software COmponents), un conjunto de scripts en lenguaje Tcl/Tk que permiten la inyección de un fallo durante la simulación de HORUS con el objetivo de estudiar su comportamiento y su capacidad para detectar los errores subsiguientes. Con FIASCO es posible lanzar cientos o miles de simulaciones en un entorno distribuido para reducir el tiempo necesario para obtener los datos de campañas de inyección a gran escala. Los resultados demuestran que un sistema que utilice las técnicas que aquí se proponen es capaz de detectar errores durante la ejecución del programa con una mínima pérdida de prestaciones, y que la penalización en el consumo de memoria al usar un procesador de guardia es similar a la de las propu / [CA] La incorporació de mecanismes de detecció d'errors és un element fonamental en el disseny de sistemes tolerants a fallades. En aquests sistemes la detecció d'un error, tant transitori com permanent, sovint significa l'inici d'una sèrie d'accions o activació d'elements per assolir algun del objectius següents: mantenir les operacions del sistema malgrat l'error, la recuperació del sistema, aturar les operacions situant el sistema en un estat segur, etc. Aquests objectius pretenen, fonamentalment, millorar les característiques de fiabilitat, seguretat i disponibilitat del sistema. El processador de guarda és un dels elements emprats per a la detecció d'errors. El seu treball consisteix en monitoritzar el processador del sistema i comprovar que no es produeixen error durant l'execució de les instruccions. Els principals inconvenients de l'ús del processadors de guarda és la pèrdua de prestacions i l'increment de les necessitats de memòria del sistema que monitoritza, per la qual cossa la seva utilització no està molt generalitzada. En aquest treball es proposa una nova tècnica de encastat de signatures (ISIS - Interleaved Signature Instruction Stream) intercalant-les en l'espai de memòria del programa. D'aquesta manera és possible que un element extern al processador realitze les operacions dirigides a detectar els errors, i al mateix temps permet que el processador execute el programa original sense tenir que processar les signatures, encara que aquestes es troben barrejades amb les instruccions del programa que s'està executant. També es proposa en aquest treball una nova tècnica que permet al processador de guarda verificar la integritat estructural del programa en execució. Aquesta verificació permet resoldre el problema de com comprovar que, al executar el processador un salt a una nova zona del programa, el salt es realitza a una de les possibles destinacions que són vàlides. Fins el moment no hi havia una solució adequada per a aquest problema i encara que la tècnica presentada no resol tots el cassos possibles, sí afegeix un bon nombre de salts al conjunt de salts verificables. Les tècniques presentades es reforcen amb l'aportació d'un sistema complet (processador, processador de guarda, memòria cache, etc.) basat en ISIS i que incorpora els mecanismes de detecció que es proposen en aquest treball. A aquest sistema se li ha donat el nom de HORUS, i està desenvolupat en llenguatge VHDL sintetitzable, la qual cosa permet no tan sols simular el seu comportament davant la aparició d'un error i analitzar la seva evolució, sinó també programar-lo en un dispositiu FPGA per incloure'l en un sistema real. Per poder programar el sistema HORUS s'ha desenvolupat una versió modificada del compilador gcc. Aquesta versió del compilador inclou la generació de les signatures de referència per al processador de guarda com part del procés de creació del programa executable (compilació, assemblat i enllaçat) des del codi font en llenguatge C. Finalment en aquesta tesis s'ha desenvolupat un altre treball anomenat FIASCO (Fault Injection Aid Software COmponents), un conjunt d'scripts en llenguatge Tcl/Tk que permeten injectar fallades durant la simulació del funcionament d'HORUS per estudiar la seua capacitat de detectar els errors i el seu comportament posterior. Amb FIASCO és possible llançar centenars o milers de simulacions en entorns distribuïts per reduir el temps necessari per obtenir les dades d'una campanya d'injecció de fallades de grans proporcions. Els resultats obtinguts demostren que un sistema que utilitza les tècniques descrites és capaç de detectar errors durant l'execució del programa amb una pèrdua mínima de prestacions, i amb un requeriments de memòria similars als de les propostes anteriors. / Rodríguez Ballester, F. (2016). Detección concurrente de errores en el flujo de ejecución de un procesador [Tesis doctoral]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/63254 / Compendio

In der vorliegenden Arbeit werden eine sichere FPGA-Stellwerksplattform und ein Transformationsverfahren entwickelt, mit dem die Schaltungen bestehender Relaisstellwerke in eine FPGA-Logik überführt werden können. Die FPGA-Stellwerksplattform ersetzt die Innenanlage eines Relaisstellwerks. Ihre Schnittstellen entsprechen den bisherigen Schnittstellen am Kabelabschlussgestell und zur Bedien- und Meldeeinrichtung. Damit ist eine einfache Migration bestehender Stellwerke möglich. Das Sicherheitskonzept basiert auf einer zweikanaligen Struktur mit sicherem Vergleicher und zusätzlichen Selbsttests zur schnellen, datenflussunabhängigen Ausfalloffenbarung. Die erreichbare Gefährdungsrate liegt im Bereich von SIL 4 und entspricht damit dem Sicherheitsziel für Stellwerke der Deutschen Bahn. Die Transformation sieht eine Trennung der Stellwerkslogik in Logik- und Leistungsteil vor. Der Logikteil wird auf dem FPGA realisiert. Die im Leistungsteil verbliebenen Kontakte und Überwacherrelais werden durch sichere Stellteile ersetzt. Die logischen Ansteuerbedingungen der Relais werden in Schaltnetze überführt. Die gesteuerten Relais werden durch Instanzen generischer Zustandsmodelle ersetzt. Für jeden verwendeten Relaistyp wurde ein entsprechendes Modell entwickelt, das bei der Transformation als Baustein eingesetzt werden kann. Die generischen Zustandsmodelle berücksichtigen auch die sicherheitsrelevanten konstruktiven Eigenschaften der Relais. So wird bei der Auftrennung einer Schaltung in Logik- und Leistungsteil sichergestellt, dass die in getrennte Schaltungsteile überführten Öffner und Schließer eines Relais nie gleichzeitig geschlossen sein können (Zwangsführung der Kontakte). Dies ist eine Voraussetzung für die Beibehaltung der sicherheitsrelevanten Funktionsbedingungen der Originalschaltung. Das Transformationsverfahren und die implementierten Mechanismen zur Ausfalloffenbarung sind unabhängig von der Anwenderlogik und vom gewählten Schaltkreistyp. Damit kann der generierte VHDL-Code bei Obsoleszenz eines Schaltkreises auch auf andere FPGA-Typen portiert werden. In einer Ressourcenabschätzung wird gezeigt, dass der gewählte Lösungsansatz geeignet ist, die Schaltungen kleinerer Relaisstellwerke vollständig auf einem FPGA zu realisieren. Die Anwendung des vorgestellten Verfahrens wird am Beispiel der Weichengruppe des Stellwerkstyps GS II DR demonstriert. Das Transformationsverfahren ist aber auch für andere Stellwerksbauformen geeignet. Dabei ist es unerheblich, ob diese nach dem tabellarischen Verschlussplanprinzip oder dem Spurplanprinzip arbeiten.

Conselho Nacional do Desenvolvimento Científico e Tecnológico (CNPq) / É implementado em hardware, por meio da linguagem VHDL, um método de avaliação objetiva de qualidade de vídeo digital. Sendo um processo computacionalmente custoso em software, investiga-se sua implementação em hardware. O método implementado, chamado de NRVQA-LM, utiliza seis características espaço-temporais extraídas de diferentes vídeos para chegar a um escore de qualidade. São estudadas essas características e planejada a sua implementação de forma otimizada, a fim de aproveitar as vantagens de plataformas de lógica reconfigurável, como as FPGAS. Durante o desenvolvimento foi necessário o estudo de ferramentas não usuais da linguagem VHDL, tais como as aritméticas de ponto fixo e flutuante e a escrita de funções matemáticas. Os resultados mostram alta correlação com os valores das características e dos escores de qualidade em relação ao método em software. A implementação se mostrou custosa em termos de recursos lógicos, especialmente devido à necessidade de se armazenar um quadro de vídeo inteiro, mas eficiente graças à característica de paralelismo das FPGAs, executando cálculos entre 20 e 40 vezes mais rapidamente que em uma linguagem de alto nível como o MATLAB. A aritmética ponto fixo mostrou-se vantajosa em relação ao ponto flutuante, principalmente no que tange à frequência de operação. / It is implemented in hardware an objective digital video evaluation method, using the VHDL language. As a computationally expensive process in software, it is investigated its implementation in a hardware platform. The implemented method, named NRVQA-LM, employs six spatio-temporal features extracted from different videos in order to obtain a quality score. These features are studied and the implementation is designed to be developed in an optimized way, in order to explore the benefits of reprogammable logic platforms, such as FPGAs. During the development it was necessary to study non-recurrent tools of the VHDL language, such as fixed- and floating-point arithmetics and the writing of math functions. Results shows high correlation between the calculated scores of the hardware and the original software implementations. The hardware implementation revealed to be highly resource expensive, mainly due the need of storing a whole video frame, but efficient in time, thanks to the parallelism feature of FPGA devices, executing quality score calculations between 20 and 40 times faster than a high-level language such as MATLAB. The fixed-point arithmetics revealed to be more efficient than the floating-point, specially regarding operation frequency.

Conselho Nacional do Desenvolvimento Científico e Tecnológico (CNPq) / É implementado em hardware, por meio da linguagem VHDL, um método de avaliação objetiva de qualidade de vídeo digital. Sendo um processo computacionalmente custoso em software, investiga-se sua implementação em hardware. O método implementado, chamado de NRVQA-LM, utiliza seis características espaço-temporais extraídas de diferentes vídeos para chegar a um escore de qualidade. São estudadas essas características e planejada a sua implementação de forma otimizada, a fim de aproveitar as vantagens de plataformas de lógica reconfigurável, como as FPGAS. Durante o desenvolvimento foi necessário o estudo de ferramentas não usuais da linguagem VHDL, tais como as aritméticas de ponto fixo e flutuante e a escrita de funções matemáticas. Os resultados mostram alta correlação com os valores das características e dos escores de qualidade em relação ao método em software. A implementação se mostrou custosa em termos de recursos lógicos, especialmente devido à necessidade de se armazenar um quadro de vídeo inteiro, mas eficiente graças à característica de paralelismo das FPGAs, executando cálculos entre 20 e 40 vezes mais rapidamente que em uma linguagem de alto nível como o MATLAB. A aritmética ponto fixo mostrou-se vantajosa em relação ao ponto flutuante, principalmente no que tange à frequência de operação. / It is implemented in hardware an objective digital video evaluation method, using the VHDL language. As a computationally expensive process in software, it is investigated its implementation in a hardware platform. The implemented method, named NRVQA-LM, employs six spatio-temporal features extracted from different videos in order to obtain a quality score. These features are studied and the implementation is designed to be developed in an optimized way, in order to explore the benefits of reprogammable logic platforms, such as FPGAs. During the development it was necessary to study non-recurrent tools of the VHDL language, such as fixed- and floating-point arithmetics and the writing of math functions. Results shows high correlation between the calculated scores of the hardware and the original software implementations. The hardware implementation revealed to be highly resource expensive, mainly due the need of storing a whole video frame, but efficient in time, thanks to the parallelism feature of FPGA devices, executing quality score calculations between 20 and 40 times faster than a high-level language such as MATLAB. The fixed-point arithmetics revealed to be more efficient than the floating-point, specially regarding operation frequency.

Cette thèse s’inscrit dans le domaine de la modélisation des circuits analogiques et mixtes.Le travail part d’une problématique industrielle concernant les circuits électroniques utilisés dansles systèmes de forage pétrolier pour des besoins d’instrumentation et mesures. Ce travail de recherche concerne les circuits du front-end analogique que nous trouvons dans cette application industrielle. Nous examinons et nous essayons de trouver des modèles pour décrire l’effet des hautes températures sur les circuits électroniques dans un forage pétrolier. Ces circuits font partie des circuits industriels conventionnels. Ils ont généralement une température maximale de fonctionnement qui ne dépasse pas 125°C. Même si la température modifie le comportement de ces circuits, il existe des techniques d’adaptation qui permettent de compenser l’effet de la température sur ces circuits. Cependant, pour bien réussir la phase de la conception, il faut d’abord bien caractériser le comportement des différents circuits industriels utilisés en haute température. Il faut également trouver des modèles exacts qui décrivent le comportement de ces circuits en haute température. Or nous savons que la majorité des circuits industriels analogiques et mixtes sont décrits par des modèles de type SPICE. Par un choix de l’entreprise Schlumberger, notre partenaire industriel qui a financé ce travail, nous nous sommes intéressés dans notre étude à un composantspécifique présent dans la majorité des circuits analogiques et mixtes d’instrumentation :l’amplificateur opérationnel (l’AOP).Le travail commence par une étude des spécifications du circuit ainsi que le modèle SPICE.Une étude de la structure de ce modèle et sa simulation ont montré la non-précision du modèle audelàde 125°C. L’étude de validité du modèle a concerné le paramètre de la tension de décalage etle paramètre taux de rejection du mode commun. Nous avons interprété la différence des résultatsentre les mesures et la simulation de la tension de décalage. Nous avons constaté la limitation quereprésente l’approche structurelle par modélisation SPICE. Pour cette raison, nous avonssélectionné l’approche de modélisation comportementale pour les différents avantages qu’elleprésente. Ces avantages répondent à nos besoins et conviennent les mesures qui ont été effectuées.Nous avons sélectionné le langage VHDL-AMS et l’environnement Cadence ADVanceMS. Pourdéveloppé les modèles, nous avons alors énuméré les différents paramètres de performance d’unAOP. Nous avons validé la représentation de chaque paramètre par un circuit de test approprié.Dans un deuxième temps, nous avons approximé la variation de ces paramètres en température pardes équations polynomiales et exponentielles pour développer le modèle précis en HT. Le modèlea été validé par un circuit de test similaire au circuit expérimental. De bons résultats ont ététrouvés. L’erreur moyenne entre simulation VHDL-AMS et mesures n’a pas dépassé 3,11%. Dansle denier chapitre, nous avons simulé des circuits d’une chaine d’instrumentation. Nous avonssimulé l’effet de la température sur un capteur piézo-résistif (pont de Wheatstone). Trois architectures d’un amplificateur d’instrumentation ont été également modélisées e en se basant surle modèle VHD-AMS de l’AOP. / This work is dealing with the modelling of analogue and mixed signal circuits. Moreprecisely, we focus on modelling the circuits of an analogue front-end which is used in down-holedrilling industry for instrumentation and measurement purposes. This research had as a goal tomodel the temperature increasing effect in the behaviour of each circuit of the considered frontend.The studied circuits belong to the family of “conventional” circuits. Most of these circuitsoperate in a temperature which does not exceed 125°C. Even if the behaviour of the circuit changesdue to an increasing of the temperature, there are some well-know techniques that enable thecompensation of such effects. However, in order to obtain a precise simulation in the design phase,it is very important to have accurate models that describe the temperature increasing effect. Asmost of the commercial circuits models are written in SPICE, it is necessary first to review theaccuracy of SPICE models in high temperature (HT). This work focus on a specific circuit: theoperational amplifier (opamp). This device is present in many instrumentation circuits. Obtainingan accurate op-amp model in HT will help us develop accurate models of these circuits byconsidering their architectural description which is based on the opamp model.The work starts with the study of the structure of the SPICE model of the considered opamp.This study enables us to confirm the non-validity of the SPICE model in HT. The validity studyconsists in comparing the SPCE simulation results of two parameters (the voltage offset and thecommon mode rejection ratio) to measurement results. Moreover, we present an interpretation tothe difference that was observed in this comparison. After comparing different modellingapproaches, we select the behavioural modelling one. The VHDL-AMS was used to develop thenew precise opamp model in HT. The simulation is performance in Cadence/ADVanceMSenvironment. The representation of each opamp parameter is validated by a specific circuit. Thismodel is developed in two steps. In the first step, we develop an opamp model in which there is noconsideration of the temperature effect. In the second step, dependence of each parameter to thetemperature is described by a polynomial or exponential function. This function is the result of thefitting process of the measurement results. These equations are inserted in the VHDL-AMS model.All parameters are again validated in each temperature. The test-circuit is the same circuit used inthe experimental test of the opamp parameters. The average error between measurement andsimulation does not exceed 3.11%. In the last chapter, we simulate some circuits of the theanalogue front-end of an acquisition system. We simulate for example the effect of the temperatureeffect on the accuracy of a Wheatstone bridge. Three architecture of an instrumentation amplifierwere also modelled and simulated in different temperature of [20°C, 220°C] in the basis of thedeveloped opamp model.

Cette thèse aborde les formalismes pour la modélisation multi-physique en support au cycle en V deconception. Ce travail a été réalisé dans le cadre du projet ANR–MoCoSyMec, selon la méthodologie duprototypage virtuel fonctionnel (PVF) et illustré sur des systèmes électromagnétiques.Nous nous sommes principalement intéressés au langage VHDL-AMS, en tant que support aux différentsniveaux de modélisation apparaissant dans le cycle en V de conception. Cela nous a conduits à traiter laportabilité et l’interopérabilité en VHDL-AMS de diverses méthodes et outils de modélisation. Nous avonsproposé et validé, via le formalisme des composants logiciels ICAr, des solutions aux limites de l’utilisation deVHDL-AMS pour modéliser certains phénomènes physiques reposants sur des calculs numériques.Nous avons étendu la norme ICAr pour supporter des modèles dynamiques décrits par des équationsdifférentielles algébriques (DAE) ; et pour des besoins de co-simulation, nous pouvons également y associer unsolveur. Ces développements sont désormais capitalisés dans le framework CADES.Enfin, nous avons proposé une architecture pour le portage de modèles d’un formalisme à un autre. Elle a étédéfinie et mise en oeuvre plus particulièrement pour des modèles magnétiques réluctants (Reluctool) et desMEMS magnétiques (MacMMems) vers le VHDL-AMS.Ces formalismes et méthodologies sont mis en oeuvre autour du PVF d’un contacteur électromagnétique. / This PhD report deals with modeling formalisms for multi-physical systems in the design V- cycle. Thiswork was carried out within the French ANR-MoCoSyMec project, according to the methodology of functionalvirtual prototyping (PVF) and illustrated with electromagnetical systems.The work focuses on the VHDL-AMS modeling language, as a support for several modeling levels appearingin the design V-cycle. In this work, the portability and interoperability problems have been studied, usingVHDL-AMS, for various modeling methods and tools. Solutions have been proposed and validated for use limitsof VHDL-AMS language, specifically for the modeling of some physical phenomena using numericalcomputations, through the software component formalism called ICAr.The ICAr software component standard has been extended to support dynamic models described throughdifferential algebraic equations (DAE). It has also been extended for co-simulation purposes in which a solver isassociated to the dynamic model inside the ICAr component. These developed solutions are now available in theframework CADES.Finally, architecture has been proposed for the transforming of models from a professional formalism intoanother, specifically into VHDL-AMS. It has been designed and implemented for reluctant magnetic models(RelucTool) and magnetic MEMS (MacMMems).These formalisms and methodologies are implemented around the functional virtual prototyping (PVF) of anelectromagnetic contactor.

In der vorliegenden Arbeit werden eine sichere FPGA-Stellwerksplattform und ein Transformationsverfahren entwickelt, mit dem die Schaltungen bestehender Relaisstellwerke in eine FPGA-Logik überführt werden können. Die FPGA-Stellwerksplattform ersetzt die Innenanlage eines Relaisstellwerks. Ihre Schnittstellen entsprechen den bisherigen Schnittstellen am Kabelabschlussgestell und zur Bedien- und Meldeeinrichtung. Damit ist eine einfache Migration bestehender Stellwerke möglich. Das Sicherheitskonzept basiert auf einer zweikanaligen Struktur mit sicherem Vergleicher und zusätzlichen Selbsttests zur schnellen, datenflussunabhängigen Ausfalloffenbarung. Die erreichbare Gefährdungsrate liegt im Bereich von SIL 4 und entspricht damit dem Sicherheitsziel für Stellwerke der Deutschen Bahn. Die Transformation sieht eine Trennung der Stellwerkslogik in Logik- und Leistungsteil vor. Der Logikteil wird auf dem FPGA realisiert. Die im Leistungsteil verbliebenen Kontakte und Überwacherrelais werden durch sichere Stellteile ersetzt. Die logischen Ansteuerbedingungen der Relais werden in Schaltnetze überführt. Die gesteuerten Relais werden durch Instanzen generischer Zustandsmodelle ersetzt. Für jeden verwendeten Relaistyp wurde ein entsprechendes Modell entwickelt, das bei der Transformation als Baustein eingesetzt werden kann. Die generischen Zustandsmodelle berücksichtigen auch die sicherheitsrelevanten konstruktiven Eigenschaften der Relais. So wird bei der Auftrennung einer Schaltung in Logik- und Leistungsteil sichergestellt, dass die in getrennte Schaltungsteile überführten Öffner und Schließer eines Relais nie gleichzeitig geschlossen sein können (Zwangsführung der Kontakte). Dies ist eine Voraussetzung für die Beibehaltung der sicherheitsrelevanten Funktionsbedingungen der Originalschaltung. Das Transformationsverfahren und die implementierten Mechanismen zur Ausfalloffenbarung sind unabhängig von der Anwenderlogik und vom gewählten Schaltkreistyp. Damit kann der generierte VHDL-Code bei Obsoleszenz eines Schaltkreises auch auf andere FPGA-Typen portiert werden. In einer Ressourcenabschätzung wird gezeigt, dass der gewählte Lösungsansatz geeignet ist, die Schaltungen kleinerer Relaisstellwerke vollständig auf einem FPGA zu realisieren. Die Anwendung des vorgestellten Verfahrens wird am Beispiel der Weichengruppe des Stellwerkstyps GS II DR demonstriert. Das Transformationsverfahren ist aber auch für andere Stellwerksbauformen geeignet. Dabei ist es unerheblich, ob diese nach dem tabellarischen Verschlussplanprinzip oder dem Spurplanprinzip arbeiten.

Cette thèse aborde les formalismes pour la modélisation multi-physique en support au cycle en V deconception. Ce travail a été réalisé dans le cadre du projet ANR-MoCoSyMec, selon la méthodologie duprototypage virtuel fonctionnel (PVF) et illustré sur des systèmes électromagnétiques.Nous nous sommes principalement intéressés au langage VHDL-AMS, en tant que support aux différentsniveaux de modélisation apparaissant dans le cycle en V de conception. Cela nous a conduits à traiter laportabilité et l'interopérabilité en VHDL-AMS de diverses méthodes et outils de modélisation. Nous avonsproposé et validé, via le formalisme des composants logiciels ICAr, des solutions aux limites de l'utilisation deVHDL-AMS pour modéliser certains phénomènes physiques reposants sur des calculs numériques.Nous avons étendu la norme ICAr pour supporter des modèles dynamiques décrits par des équationsdifférentielles algébriques (DAE) ; et pour des besoins de co-simulation, nous pouvons également y associer unsolveur. Ces développements sont désormais capitalisés dans le framework CADES.Enfin, nous avons proposé une architecture pour le portage de modèles d'un formalisme à un autre. Elle a étédéfinie et mise en oeuvre plus particulièrement pour des modèles magnétiques réluctants (Reluctool) et desMEMS magnétiques (MacMMems) vers le VHDL-AMS.Ces formalismes et méthodologies sont mis en oeuvre autour du PVF d'un contacteur électromagnétique.

L'objet de ces travaux de these est l'etude de la conception des systemes mixtes logiciels/materiels, et le prototypage de ces systemes sur des architectures multiprocesseurs (microprocesseur, asics, fpgas, etc..). Ce sujet de recherche fait partie de la synthese de systemes vlsi et de la conception mixte logicielle/materielle. Ces travaux traitent principalement des problemes de co-simulation, des architectures pour le co-design et de la communication logicielle/materielle. Afin d'atteindre ces objectifs, une methodologie permettant la co-simulation et la co-synthese du logiciel et du materiel dans un environnement unifie a ete developpee. Cette methodologie part d'une specification c-vhdl de haut niveau. Le modele c-vhdl est raffine au cours de plusieurs etapes de conception pour aboutir a un prototype fonctionnel valide sur une architecture multiprocesseurs modulaire et flexible. L'originalite de ce travail vient du fait que les memes specifications c-vhdl sont utilisees pour la co-simulation et la co-synthese. Cela est realise grace a un style de description independant de l'architecture cible. La combinaison de l'utilisation des outils de conception disponibles et de la methodologie proposee permet de concevoir des applications de plus en plus complexes. Cette methodologie est validee par la realisation d'une application d'un systeme de commande de moteur base sur la logique floue. La conception de cette application part d'une description c-vhdl. Ce systeme est valide en premier lieu par la co-simulation, puis par les differentes etapes de synthese pour aboutir finalement a un prototype fonctionnel. Ce prototype est transpose sur une plate-forme comportant des modules logiciels et materiels (microprocesseur plus des fpgas)