Les mémoires résistives non volatiles à bases d'oxydes métalliques suscitent un intérêt croissant chez les industriels. Plus particulièrement, les mémoires non volatiles à base d'oxydes (OxRRAM) offrent des temps de programmation et d'accès très court, une faible consommation énergétique, un coût par bit très concurrentiel et une facilité de co-intégration dans le back-end avec du CMOS avancé. Ce travail de thèse a pour objectif le développement d'une mémoire OxRRAM facilement intégrable dans une technologie de fabrication CMOS avancée afin de montrer les avantages en vue de leur application dans des SoC. Une première étape fut la fabrication et l'analyse des cellules mémoires OxRRAM intégrant différents oxydes métalliques afin de choisir la solution la plus adaptée à être intégrée dans une technologie CMOS 65nm et 28nm. Des techniques de mesures dédiées ont été mises en place afin d'établir l'impact du diélectrique sur le fonctionnement de la mémoire OxRRAM en termes de polarisation, de temps de programmation, de courant de programmation et de mécanismes de transition. Des études statistiques et de fiabilité des différents états du point mémoire ont été aussi réalisées. La modélisation associée a permis de mieux comprendre les mécanismes de vieillissements et prédire des lois de durée de vie sous champ et en température des état écrit et effacé de la cellule OxRRAM. Les données expérimentales obtenues sur les cellules ont ensuite permis de concevoir et d'optimiser un circuit d'évaluation statistique de 16 Kbit en technologie CMOS 28nm en tenant compte de toutes les contraintes de design analogique. / Oxide-based Resistive Random Acces Memories (OxRRAM) are nowadays considered among the most promising solutions for future generation of low-cost embedded non-volatile memories. The advantages of these memories are the scalability, low power consumption, high speed, complementary metal oxide semiconductor technology (CMOS) compatibility and ease of fabrication (the memory cell consisting of a Metal–Insulator– Metal (MIM) structure integrated in the back-end-of-line, plus an addressing element, i.e. a transistor or a diode) . The potential applications range from consumer – communications to automotive – industrial. This work deals with the development of an OxRRAM demonstrator into an advanced CMOS technology for System on Chip (SoC) application. We discuss the impact of different dielectrics materials (Ta2O5, ZrO2 and HfO2) and electrodes (Pt, Ti, TiN) on the memory performances and reliability in order to choose the best couple dielectric/electrode. We focus on the understanding of the memory switching physics that is involved in the programming of OxRRAM bit-cells. The failure and transition mechanism are presented for lifetime prediction. Some methodologies are presented in this PhD thesis for the optimization of the OxRRAM bit-cell performances and sizes according to a targeted Mutliple Time Programmable (MTP) memory application. We developed analog block systems to control and address the OxRRAM bit-cell taking to account the bipolar switching characteristics of the devices. Finally, these solutions are to be validated using a 1-kb OxRRAM demonstrator yet designed and fabricated in a logic 28-nm node CMOS technology. Keywords: Oxide Resistive memory (OxRRAM), High-k, MIM, CMOS, Characterization, Reliability, Modeling, Analog Design, Simulation.

La réduction (« scaling ») continue des dimensions des transistors MOSFET nous a conduits à l'ère de la nanoélectronique. Le transistor à effet de champ multi-grilles (MultiGate FET, MuGFET) avec l'architecture «nanofil canal» est considéré comme un candidat possible pour le scaling des MOSFET jusqu'à la fin de la roadmap. Parallèlement au scaling des CMOS classiques ou scaling suivant la loi de Moore, de nombreuses propositions de nouveaux dispositifs, exploitant des phénomènes nanométriques, ont été faites. Ainsi, le transistor monoélectronique (SET), utilisant le phénomène de «blocage de Coulomb», et le transistor à atome unique (SAT), en tant que transistors de dimensions ultimes, sont les premiers dispositifs nanoélectroniques visant de nouvelles applications comme la logique à valeurs multiples ou l'informatique quantique. Bien que le SET a été initialement proposé comme un substitut au CMOS («Au-delà du dispositif CMOS»), il est maintenant largement considéré comme un complément à la technologie CMOS permettant de nouveaux circuits fonctionnels. Toutefois, la faible température de fonctionnement et la fabrication incompatible avec le procédé CMOS ont été des contraintes majeures pour l'intégration SET avec la technologie FET industrielle. Cette thèse répond à ce problème en combinant les technologies CMOS de dimensions réduites, SET et SAT par le biais d'un schéma d'intégration unique afin de fabriquer des transistors « Trigate » nanofil. Dans ce travail, pour la première fois, un SET fonctionnant à température ambiante et fabriqués à partir de technologies CMOS SOI à l'état de l'art (incluant high-k/grille métallique) est démontré. Le fonctionnement à température ambiante du SET nécessite une île (ou canal) de dimensions inférieures à 5 nm. Ce résultat est obtenu grâce à la réduction du canal nanofil ‘‘trigate'' à environ 5 nm de largeur. Une étude plus approfondie des mécanismes de transport mis en jeu dans le dispositif est réalisée au moyen de mesures cryogéniques de conductance. Des simulations NEGF tridimensionnelles sont également utilisées pour optimiser la conception du SET. De plus, la cointégration sur la même puce de MOSFET FDSOI et SET est réalisée. Des circuits hybrides SET-FET fonctionnant à température ambiante et permettant l'amplification du courant SET jusque dans la gamme des milliampères (appelé «dispositif SETMOS» dans la littérature) sont démontrés de même que de la résistance différentielle négative (NDR) et de la logique à valeurs multiples. Parallèlement, sur la même technologie, un transistor à atome unique fonctionnant à température cryogénique est également démontré. Ceci est obtenu par la réduction de la longueur de canal MOSFET à environ 10 nm, si bien qu'il ne comporte plus qu'un seul atome de dopant dans le canal (diffusée à partir de la source ou de drain). A basse température, le transport d'électrons à travers l'état d'énergie de ce dopant unique est étudié. Ces dispositifs fonctionnent également comme MOSFET à température ambiante. Par conséquent, une nouvelle méthode d'analyse est développée en corrélation avec des caractéristiques à 300K et des mesures cryogéniques pour comprendre l'impact du dopant unique sur l'échelle MOSFET à température ambiante. / Continuous scaling of MOSFET dimensions has led us to the era of nanoelectronics. Multigate FET (MuGFET) architecture with ‘nanowire channel' is being considered as one feasible enabler of MOSFET scaling to end-of-roadmap. Alongside classical CMOS or Moore's law scaling, many novel device proposals exploiting nanoscale phenomena have been made either. Single Electron Transistor (SET), with its unique ‘Coulomb Blockade' phenomena, and Single Atom Transistor (SAT), as an ultimately scaled transistor, are prime nanoelectronic devices for novel applications like multivalued logic, quantum computing etc. Though SET was initially proposed as a substitute for CMOS (‘Beyond CMOS device'), it is now widely considered as a compliment to CMOS technology to enable novel functional circuits. However, the low operation temperature and non-CMOS fabrication process have been major limitations for SET integration with FET. This thesis makes an effort at combining scaled CMOS, SET and SAT through a single integration scheme enabling trigate nanowire-FET, SET or SAT. In this work, for the first time, fabrication of room temperature operating SET on state-of-the-art SOI CMOS technology (featuring high-k/metal gate) is demonstrated. Room temperature operation of SET requires an island (or channel) with dimensions of 5 nm or less. This is achieved through reduction of trigated nanowire channel to around 5 nm in width. Further study of carrier transport mechanisms in the device is carried out through cryogenic conductance measurements. Three dimensional NEGF simulations are also employed to optimize SET design. As a step further, cointegration of FDSOI MOSFET and SET on the same die is carried out. Room temperature hybrid SET-FET circuits enabling amplification of SET current to micro-ampere range (proposed as ‘SETMOS device' in literature), negative differential resistance (NDR) and multivalued logic are shown. Alongside this, on the same technology, a Single Atom Transistor working at cryogenic temperature is also demonstrated. This is achieved through scaling of MOSFET channel length to around 10 nm that enables having a single dopant atom in channel (diffused from source or drain). At low temperature, electron transport through the energy state of this single dopant is studied. These devices also work as scaled MOSFETs at room temperature. Therefore, a novel analysis method is developed correlating 300 K characteristics with cryogenic measurements to understand the impact of single dopant on scaled MOSFET at room temperature.

Made available in DSpace on 2014-06-11T19:22:31Z (GMT). No. of bitstreams: 0 Previous issue date: 2010-08-30Bitstream added on 2014-06-13T19:27:59Z : No. of bitstreams: 1 pereira_mva_me_ilha.pdf: 1675496 bytes, checksum: e8bfb14cdd90155eb3c43096d4c160df (MD5) / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / Este trabalho apresenta um Oscilador Controlado por Corrente (CCO) com configuração em anel usando tecnologia CMOS, com melhorias na faixa de operação e ruído de fase. O oscilador proposto tem uma faixa de oscilação de 0,0989 GHz a 1,2 GHz com uma corrente de controle com um intervalo de 0,1 mA a 3 mA com uma potência dissipada de 11,8 mW. A arquitetura apresenta uma melhoria na fase de ruído de -7 dBc / Hz em relação a um oscilador em anel de três estágios (VCO), também apresentado neste trabalho. A estrutura proposta é baseada na mudança da entrada de controle do oscilador e também em modificações nas polarizações dos transistor de carga do estágio de atraso. Estas mudanças, além de aumentar a faixa de operação do oscilador e diminuir o efeito do ruído de fase, também reduzem a variação da amplitude do sinal de saída que acontece a medida que a frequência de operação aumenta ou diminui. Simulações realizadas com ambos os osciladores, confirmam os resultados. / This dissertation presents a Current Controlled Oscillator (CCO-Current-Controlled Oscillator) at ring configuration using CMOS (Complementary Metal-Oxide-Semiconductor) technology, with improvements in operating range and phase noise. The proposed oscillator has an oscillation range of 98.959 MHz to 1.2 GHz with a current control with a range of 0.1 mA to 3 mA with a power dissipation of 11.8 mW. The architecture shows an improvement in phase noise of -7 dBc / Hz when compared with a ring oscillator in three stages (VCO-Voltage- Controlled Oscillator), also presented in this paper. The proposed structure is in the change of input control and also in the polarizations of the load transistor stage of delay. These changes, in modifications increase the operations range of the oscillator, reduce the phase noise and minimize the amplitude variation of the output signal when the frequency operation increase or decrease. Simulations with both oscillators and their comparisons confirm these results.

Os estados emaranhados da luz são de grande importância para protocolos de comunicação quântica. Uma das principais fontes que vem sendo estudada no Laboratório de Manipulação Coerente de Átomos e Luz - LMCAL é o oscilador paramétrico ótico (OPO) no qual, através de processos paramétricos não lineares de segunda e terceira ordem (x(2) e x(3)), são produzidos feixes intensos que apresentam correlações quânticas. Recentemente, o LMCAL vem explorando o processo de mistura de quatro ondas (fenômeno derivado da susceptibilidade de terceira ordem x(3)) como fonte geradora de feixes emaranhados. Inicialmente, foi realizado a partir de células de rubídio e agora, em colaboração com o grupo de pesquisa da Profa. Michal Lipson da Universidade de Columbia, em chips de nitreto de silício (Si3N4); permitindo assim possibilidades de modulação ultra-rápida, confinamento de luz em volumes muito reduzidos, além da ótica não-linear do OPO. O presente projeto visa estudar as propriedades quânticas da luz nos OPOs em chips de silício, permitindo que sistemas muito eficientes em informação clássica possam ser usados também para implementação de protocolos de informação quântica. / Entangled States of light beams are of great importance for quantum communication protocols. One of the most relevant source of such states which is being studied at the Laboratory of Coherent Manipulation of Atoms and Light - LMCAL (in portuguese) is the Optical Parametric Oscillator (OPO) which through second and third order nonlinear parametric processes (x(2) and x(3)) produces intense fields that have quantum correlations. Recently, LMCAL is exploring four-wave mixing (FWM), a third-order nonlinear parametric process, as a source of entangled beams. Initially, on rubidium cells and now, in collaboration with Prof. Michal Lipson from the Columbia University, on silicon nitride (Si3N4) chips; opening a new avenue for ultrafast modulation, light confinement in reduced light volumes, as well as the nonlinear optics of the OPO. This project is intended to study quantum properties of light of on-chip OPOs in order to achieve the integration of these highly efficient devices for implementations of quantum information protocols.

Depuis la première génération de téléphone mobile, de nombreuses fonctions et outils ont été intégrés dans nos terminaux. Il y a vingt ans, nous utilisions nos téléphone pour émettre des appels et envoyer/recevoir des messages. Aujourd’hui, l’accès à internet, la radio, l’appareil photo, des jeux et de la musique sont des fonctionnalités que l’on retrouve dans nos téléphones mobiles.Dans un contexte de téléphonie pouvant adresse plusieurs standards, l’objectif de cette thèse est de concevoir et de réaliser l’implémentation d’une architecture capable d’améliorer la linéarité de notre émetteur pour le standard 3G, utilisant des composants analogiques et numériques. Pour cela, notre étude se concentrera sur l’amélioration de la linéarité, tout en maintenant une consommation la plus faible possible mais également tout en évitant d’augmenter la taille d’une puce 3G. Nous allons démontrer qu’il est possible d’intégrer une technique de linéarisation tout en maintenant une consommation et une surface en silicium.Le premier chapitre présente différentes architectures d’émetteurs et des techniques de linéarisation avec leurs avantages et inconvénients. Il est également présenté des moyens d’évaluer l’efficacité d’un émetteur par des simulations ou des mesures. L’objectif de cette partie est de choisir une technique de linéarisation à laquelle nous associerons une architecture d’émetteur afin de répondre le plus rigoureusement à notre application et ces contraintes émanant.Le second chapitre détaille le fonctionnement du système complet, la partie numérique et la partie analogique, s’appuyant sur des études théoriques. Nous commencerons en détaillant les contraintes et les précautions qui doivent être prises en compte par le concepteur afin d’étudier l’instabilité et le bruit produit par l’émetteur. Nous décrierons alors deux algorithmes numériques permettant de réaliser la correction des signaux. Des simulations au niveau système de la boucle Cartésienne seront également présenté utilisant, dans un premier temps un amplificateur de puissance idéal, pour ensuite utilisé un amplificateur de puissance réalisé en technologie BiCMOS, et finalement un amplificateur de puissance conçu en technologie CMOS, qui est celle choisie pour notre étude.Le troisième chapitre présente la synthèse de la partie numérique en technologie CMOS des deux algorithmes précédemment cités, elle prend en compte toutes les étapes ; du code VHDL jusqu’au layout, permettant de réaliser un circuit numérique. Ensuite, il est décrit chaque composant de la boucle cartésienne, avec leurs propres simulations ou mesures. De plus, il est important de garder à l’esprit que l’objectif de cette thèse repose sur l’intégration du système complet (partie analogique et numérique) en technologie CMOS 65nm de STMicroelectronics, démontrant ainsi la faisabilité de la solution.Dans un premier temps, nous décrirons la partie numérique permettant de réaliser les étapes de correction de phase et de soustraction des signaux en technologie ASIC. L’algorithme de CORDIC a pour avantage de minimiser la consommation et l’occupation en Silicium de la partie analogique. Par la suite, l’architecture et les spécifications de chaque brique de base constituant la partie analogique seront présentées. Dans notre cas, la chaîne directe est composée de filtres, de mélangeurs, et d'un amplificateur de puissance. Notre objectif est de réaliser ces trois fonctions avec le minium de consommation et une surface du circuit la plus faible possible, ceci permettant une intégration plus aisée.Finalement, les simulations système seront présentées utilisant le logiciel de simulation ADC (Advanced Design Software) d’Agilent pour la partie analogique. Des co-simulations ont été réalisées sur le système complet, utilisant SystemVue pour la partie numérique. Les simulations réalisant ADS nous ont fourni les performances de chaque brique de base s’appuyant sur les caractéristiques des transistors. / Since the first generation of mobile phones, a lot of functions, standards and tools have been integrated on handsets. Twenty years ago, consumers could use their mobile phones only to call and to send messages. Nowadays, internet access, radio, cameras, games and music are included and available as options for every mobile phone.All of these new services make the cost of production for a cellular phone more expensive. Despite that, industry has to find a solution to maintain their products the most attractive as possible including the large range of integrated functions.In the context of interaction with other standards, the aim of this thesis is to design and implement a chipset able to improve the linearity of a transmitter for third generation mobile phones, using both digital and analog technologies. For this purpose, the study will focus on the improvement of the linearity, keeping the consumption and the die area of the circuit as small as possible. We will prove that linearization on an integrated circuit is possible with almost the same consumption and die area occupation compared to a classic transmitter.The first chapter presents the different architectures used for a transmitter and various linearization techniques with their advantages and drawbacks. Some metrics are also presented in order to evaluate these architectures. The goal of this part is to choose a linearization technique associated to a transmitter in order to fit with our application and constraints.The second chapter explains the complete system, digital and analog parts, with theoretical studies. We will start by detailing the constraints and precautions that must be taken into account by the designer to study the instability and the noise generated by the transmitter. We will describe how two algorithms make signal corrections. In the last part we will show system level simulations of the Cartesian Feedback using, first, an ideal power amplifier (PA), then, a PA in a BiCMOS technology, and finally, a PA in a CMOS technology that will be used for the final integrated circuit.The third and last chapter shows the digital synthesis in a CMOS technology of the two algorithms previously mentioned, considering all steps, from the VHDL code until the layout of the digital part. We will describe and simulate each analog building block of the Cartesian Feedback, with the measurement results for some of them. Each chapter will be working towards the goal of this study, demonstrated in this part: to make an integrated system, with its complete solution and simulations.This chapter presents the integration of the analog and digital Cartesian Feedback described previously in 65nm CMOS technology from STMicroelectronics. First, the digital part generating the phase correction and subtraction will be shown in ASIC technology, with a CORDIC algorithm to reduce its consumption and size. Secondly, the architecture and specification of building blocks will be shown. In our case, the direct path is composed of filters, RF modulator and a Power Amplifier. Our objective is to design these three functions to minimize the consumption and the silicon area of the integrated architecture. Finally, system level simulations will be presented using the ADS (Advanced Design Software) from Agilent for the analog part. Co-simulations have been done to analyze the whole system, with SystemVue for the digital part. The simulations using ADS will provide the performance of each building block on the transistors level.

La thématique de ce sujet de thèse porte sur l'étude des capteurs de champ magnétique intégrés en technologie CMOS standard basse tension sans étapes de fabrication supplémentaires. La co-intégration du transducteur (l'élément sensible qui transforme le champ magnétique en une grandeur électrique) et de son électronique de conditionnement du signal sur la même puce permet réaliser des fonctions spécifiques qui améliorent significativement les performances du capteur. Les travaux présentés dans cette thèse portent plus particulièrement sur deux types de transducteur : le transducteur à effet Hall dit vertical et un magnéto-transistor particulier appelé « CHOPFET ». Nous avons développé des modèles numériques de ces transducteurs afin d’analyser finement leurs comportement mais aussi d’optimiser leurs performances. En nous basant sur ces résultats, nous avons adapté des techniques de traitement du signal et proposé plusieurs architectures originales dédiées au conditionnement du signal magnétique. Cela a permis d’améliorer significativement les performances de ces capteurs en termes de résolution, d’offset et de consommation électrique. / The subject of thesis subject concerns the study of magnetic field sensors integrated in low-voltage standard CMOS process without additional post-processing steps. Co-integrating the magnetic transducer (the sensitive element transforming the magnetic field into an electrical quantity) together with its conditioning electronics onto a same chip allows to implement specific features, which dramatically improve the sensor performances. This work particularly focuses on two types of transducer: the vertical Hall device and a specific magneto-transistor called “CHOPFET”. We developed numerical simulation models in order to predict and optimize the behavior of these transducers. Based on the results, we adapted dedicated signal processing techniques and proposed several innovative magnetic signal conditioning architectures. This led to significant improvement in terms of resolution, offset and power consumption.

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La mesure de distance et la détection d'objets sont devenues essentielles dans de nombreux domaines tels que l'automobile ou la robotique, les applications médicales, les procédés industriels et agricoles, les systèmes de surveillance et de sécurité, etc. Dans le but d'améliorer les performances des dispositifs de télémétrie laser en terme de bruit et de diaphonie, une technique hétérodyne par mélange optoélectronique doit être utilisée. Par ailleurs, l'aspect système embarqué nécessite une réduction de l'encombrement et de la consommation à performances égales. L'intégration de mélangeurs optoélectroniques en technologie CMOS apporte donc une solution optimale à cette approche grâce à ses multiples avantages (intégration du circuit d'instrumentation sur la même puce, modèles bien connus, coût raisonnable, performances élevées,…). Ainsi cette thèse traitera de l'étude de mélangeurs optoélectroniques en technologie CMOS pour la télémétrie embarquée haute résolution. Le premier chapitre de ce manuscrit présente les diverses technique de mesure de distance par télémétrie laser par et justifie le choix de la télémétrie laser par déphasage ainsi que le gain en performances lié à l'hétérodynage. Le second chapitre décrit les mélangeurs électriques et optoélectroniques ainsi que les propriétés nécessaires à leur réalisation. Quelques photodétecteurs y sont présentés au vu de la possibilité de les utiliser en mélangeurs optoélectroniques et d'une intégration potentielle en technologie CMOS. Les principales contraintes liées à l'intégration en technologie CMOS de photocapteurs utilisables en mélangeurs optoélectroniques, sont exposés dans la troisième partie. Les travaux de conception et d'optimisation des structures ainsi que les phases de simulations et de test y sont détaillés. Enfin, pour valider expérimentalement les études précédentes, le dernier chapitre présente la conception d'une chaîne de mesure multivoies pour une tête de photoréception CMOS matricée pour un télémètre laser embarqué haute résolution. / Distance measurement and object detection has become essential in many fields such as automotive and robotics, medical applications, industrial processes and farming systems, surveillance and security, etc.. In order to improve the performance of laser ranging devices in terms of noise and crosstalk, an optoelectronic heterodyne technique of mixing should be used. Moreover, the aspect of embedded system requires a reduction in the size and power consumption for the same performance. The integration of optoelectronic mixers in CMOS technology will provide an optimal solution to this approach through its many advantages (integrated instrumentation circuit on the same chip, well-known models, reasonable cost, high performance, ...). Thus this thesis will focus on the study of optoelectronic mixers in CMOS technology for high resolution, embedded laser range finding systems. The first chapter of this thesis discusses the various technique of distance measurement by laser ranging and justifies the choice of phase shift technique and the gain in performance related to heterodyning. The second chapter describes the electrical and optoelectronic mixers and the properties needed to develop them. Some photodetectors are presented given the opportunity to use optoelectronic mixers and a potential integration with CMOS technology. The main constraints to the integration of CMOS photosensors used in optoelectronic mixers are set out in Part III. The work of design and optimization of structures and phases of simulations and testing are detailed. Finally, to experimentally confirm the earlier studies, the final chapter presents the design of a measuring head for a multichannel photoreceptor CMOS for a high resolution laser range finder.

L'exploration du système solaire et l'étude de l'univers lointain sont encore sources de découvertes et de mystère pour la communauté scientifique et pour l’humanité en général. Ces observations sont actuellement principalement basées sur la mesure d’ions et de particules in-situ qui constituent ces milieux. Les instruments d’observation intègrent des détecteurs spatiaux, utilisés pour convertir l'énergie des particules en charges électriques mesurables. Ces derniers sont étroitement liés à leur électronique analogique ou Analog-Front-End (AFE) et cette combinaison forme des chaines astrophysiques de détection appelées « sensor heads ». Depuis quelques années, la volonté d’améliorer les résolutions spatiale et spectrale des détecteurs nécessite la conception d’une électronique intégrée multivoies. Ainsi, une électronique spatiale de type Application Specific Integrated Circuit (ASIC) doit être développée. Cela permet d’une part de s’adapter au mieux à chaque détecteur pour en optimiser les performances ; et d’autre part de bénéficier des multiples avantages inhérents à l’utilisation d’une technologie CMOS : diminuer les dimensions et les temps de transit des signaux, intégration multifonctions, réduction des coûts pour une fabrication de masse et effets parasites étudiés et bien connus. Cependant les contraintes spatiales exigent une qualification draconienne du circuit. En effet, ces environnent radiatifs peuvent endommager les systèmes électroniques embarqués à bord des missions spatiales. Grâce à la réduction des dimensions, il ne semble plus opportun aujourd’hui d’utiliser des technologies dédiées au spatial (type SOI ou biCMOS spécifiques) mais plutôt de mettre en œuvre des techniques de durcissement par design (RHBD) sur des technologies standards qui sont moins onéreuses et plus performantes. L’objectif de cette thèse est la conception de nouvelles chaînes d’instrumentations intégrées multivoies pour le spatial. Ce travail, co-financé par le CNES et le CNRS, s’est inscrit dans le cadre d’un projet soutenu par le Réseau Thématique de Recherche Avancée Sciences et Technologies pour l’Aéronautique et l’Espace (RTRA STAE) entre 2008 et 2011, intitulé CASA (Chaines AStrophysiques et leur instrumentation Associée). Au cours de cette thèse nous avons conçu 2 ASICs associés à 2 types de détecteurs spatiaux bien distincts. Le premier permet de compter les électrons en sortie d’une microchannel plate (MCP) tandis que le deuxième permet de quantifier le niveau d’énergie perdu par les e- en pénétrant dans un SC. L’étude de ces différents détecteurs doit d’abord être faite afin de les modéliser pour une parfaite adéquation avec leur électronique de détection. Ensuite, une optimisation des chaînes de conversion en vitesse, bruit et consommation est réalisée. Enfin, une méthodologie de savoir faire au niveau du traitement des informations doit être développée pour pérenniser l’expérience emmagasinée durant ces travaux. / The solar system exploration and study of the distant universe are still sources of discovery and mystery to the scientific community and for humanity in general. These observations are currently mainly based on the measurement of ions and particles in-situ forming these environments. The observation instruments incorporate spatial sensors, used to convert particles energy into electrical charges measurable. These are closely related to their electronic analog or Analog-Front-End (AFE) and the combination form chains astrophysical detection called "sensor heads". In recent years, the desire to improve the spatial and spectral resolution detectors requires the design of a multichannel integrated electronics. Thus, a spatial-type electronic Application Specific Integrated Circuit (ASIC) should be developed. This allows one hand to best adapt to each detector to optimize performance, and on the other hand to benefit from multiples advantages inherent in the use of CMOS technology: reducing the size and transit time signals, multi-function integration, cost reduction for mass production and interference effects studied and well known. However, the spatial constraints require a drastic qualification of the circuit. Indeed, the surrounding radiation can damage electronic systems on board the space missions. By reducing the size, it seems more appropriate today to use technologies for the space (or BiCMOS SOI specific) but rather to implement hardening design techniques (RHBD) on standard technologies that are less expensive and more efficient. The objective of this thesis is the design of new integrated multi-channel instrumentation for space. This work, co-funded by CNES and CNRS, has registered as part of a project supported by the Advanced Research Thematic Network Science and Technology for Aeronautics and Space (RTRA STAE) between 2008 and 2011, called CASA (Channels Astrophysics and their associated instrumentation). In this thesis we have designed two ASICs associated with two types of distinct space detectors. The first is used to count the electrons at the output of a MicroChannel Plate (MCP) and the second quantifies the amount of energy lost by e- by entering in a SC. The study of these different sensors must first be made to model them for a perfect match with their detection electronics. Then the chain optimization in conversion speed, noise and consumption is achieved. Finally, a methodology of knowledge in the processing of information must be developed to sustain the experience stored in this work.

The continuous and aggressive dimensional miniaturization ofthe conventional complementary-metal-oxide semiconductor (CMOS)architecture has been the main impetus for the vast growth ofIC industry over the past decades. As the CMOS downscalingapproaches the fundamental limits, unconventional materials andnovel device architectures are required in order to guaranteethe ultimate scaling in device dimensions and maintain theperformance gain expected from the scaling. This thesisinvestigates both unconventional materials for the gate stackand the channel and a novel notched-gate device architecture,with the emphasis on the challenging issues in processintegration. High-κ gate dielectrics will become indispensable forCMOS technology beyond the 65-nm technology node in order toachieve a small equivalent oxide thickness (EOT) whilemaintaining a low gate leakage current. HfO2and Al2O3as well as their mixtures are investigated assubstitutes for the traditionally used SiO2in our MOS transistors. These high-κ filmsare deposited by means of atomic layer deposition (ALD) for anexcellent control of film composition, thickness, uniformityand conformality. Surface treatments prior to ALD are found tohave a crucial influence on the growth of the high-κdielectrics and the performance of the resultant transistors.Alternative gate materials such as TiN and poly-SiGe are alsostudied. The challenging issues encountered in processintegration of the TiN or poly-SiGe with the high-k are furtherelaborated. Transistors with TiN or poly-SiGe/high-k gate stackare successfully fabricated and characterized. Furthermore,proof-of-concept strained-SiGe surface-channel pMOSFETs withALD high-κ dielectrics are demonstrated. The pMOSFETs witha strained SiGe channel exhibit a higher hole mobility than theuniversal hole mobility in Si. A new procedure for extractionof carrier mobility in the presence of a high density ofinterface states found in MOSFETs with high-κ dielectricsis developed. A notched-gate architecture aiming at reducing the parasiticcapacitance of a MOSFET is studied. The notched gate is usuallyreferred to as a local thickness increase of the gatedielectric at the feet of the gate above the source/drainextensions. Two-dimensional simulations are carried out toinvestigate the influence of the notched gate on the static anddynamic characteristics of MOSFETs. MOSFETs with optimizednotch profile exhibit a substantial enhancement in the dynamiccharacteristics with a negligible effect on the staticcharacteristics. Notched-gate MOSFETs are also experimentallyimplemented with the integration of a high-κ gatedielectric and a poly-SiGe/TiN bi-layer gate electrode. Key words:CMOS technology, MOSFET, high-κ, gatedielectric, ALD, surface pre-treatment, metal gate, poly-SiGe,strained SiGe, surface-channel, buried-channel, notchedgate.