Cette thèse s’inscrit dans le développement d’imageurs térahertz en technologie intégrée CMOS avec pour volonté de rendre ces derniers fiables et robustes, de permettre de réaliser de l’imagerie en temps réel, à température ambiante et à bas coût de production. L’ensemble doit être mené en parallèle de l’amélioration des réponses et sensibilités des capteurs actuels dans le but de rendre l’imageur fonctionnel et industrialisable. La caractérisation d’un imageur THz précédent réalisée au cours de la thèse a permis de redéfinir avec plus de rigueur cette caractérisation ainsi qu’une méthodologie de conception de la partie amont du pixel térahertz. Cette partie amont inclut l’antenne réceptrice et son environnement électromagnétique ainsi qu’un transistor à effet de champ redressant le signal THz reçu. Différentes parties amont de pixels THz, sensibles autour de 300 GHz, ont été développées. L’ensemble est monolithiquement intégré à l’aide du procédé CMOS standard dans un circuit complet et l’antenne est co-conçue avec le MOSFET de redressement afin de réaliser l’adaptation d’impédance. Chaque pixel inclut une antenne intégrée au niveau métallique supérieur avec un plan de masse parfois couplé à une métasurface afin d’isoler cette antenne du circuit de traitements du signal (non traité dans cette thèse) et du substrat de silicium localisés aux niveaux inférieurs du circuit. Finalement, 17 cas de test croisés (16 de 3 x 3 pixels et une matrice de 9 x 9 pixels) intégrant différentes topologies d'antenne et configurations de surfaces électromagnétiques (plan de masse et métasuface) ainsi que différents transistors de redressement sont conçus et fabriqués en fonderie CMOS. / This thesis deals with the development of terahertz imager in CMOS technology with the objectives to make it robust and reliable, with real-time imaging capacity at ambient temperature and with low-cost production. These objectives has to be developed at the same time as the improvement of responses and sensibilities to get the imager functional and ready for industrialization. The characterization of a previous THz imager, done during this thesis, brought the possibility to redefine in a more rigorous way this characterization and to develop a methodology for designing the THz front-end pixel. This front-end includes the reception antenna and its electromagnetic environment and a field effect transistor (FET) rectifying the received THz signal. Various front-end of THz pixels, design for 300 GHz reception, were developed. The whole structure has to be monolithically integrated with the standard CMOS process in a complete circuit and the antenna is co-design with the rectifying MOSFET in order to satisfy the impedance matching. Every pixel includes an antenna, integrated in higher metal levels with a ground plan sometimes coupled with a metasurface. This is in order to isolate the antenna from the signal processing circuit (not investigated in this thesis) and the silicon substrate botth located at the lower levels of the circuit. Finally, 17 crossed test cases (16 of 3 x 3 pixels and one matrix of 9 x 9 pixels) which integrate various antenna topologies and various configurations of electromagnetic surfaces (ground plane and metasurface) with various rectifying transistor were designed and manufactured in CMOS foundry.

Abstract The goal of this work was to develop a CMOS receiver for a time-of-flight (TOF) laser rangefinder utilizing sub-ns pulses produced by a laser diode operating in gain switching mode (~ 1 nJ transmitter energy). This thesis also discusses the optical detector components and their usability with sub-ns optical pulses in laser rangefinding and the effect of the laser driver electronics on the shape of the sub-ns laser output, and eventually on the timing walk error of the laser rangefinder. The thesis presents the design of an integrated receiver channel IC intended for use in the pulsed TOF rangefinder. This is realized in a low-cost and consumer electronics-friendly CMOS technology (0.18 μm) and is based on a linear receiver and leading edge time discrimination. The measured walk error of the receiver is ~ 500 ps (4.5 cm in distance) within a 1:21,000 dynamic range. The measured jitter of the leading edge, affecting the single-shot precision of the radar, was ~ 12 ps (1.6 mm in distance) at an SNR > 200. In addition, a pulsed TOF rangefinder using the receiver IC developed here was designed and used for demonstrating the possibility of measuring tiny vibrations in a distant non-cooperative target. The radar was used successfully to observe 10 Hz vibrations in a non-cooperative target with an amplitude of 1.5 mm (sub-mm precision after averaging) at a distance of ~ 2 m. One important result was the demonstration of a difference in walk error behaviour between MOSFET and avalanche BJT-based laser pulse transmitters. The practicability of an integrated CMOS AP detector in sub-ns laser rangefinding was also studied. / Tiivistelmä Työn tavoitteena oli kehittää CMOS-vastaanotin valon kulkuaikamittaukseen perustuvaan laseretäisyysmittariin, joka hyödyntää ”gain-switching”-tekniikalla toimivan laserdiodin (~ 1 nJ energia) tuottamia alle nanosekuntiluokan laserpulsseja. Väitöskirja tutkii myös valovastaanotinkomponenttien käyttökelpoisuutta alle nanosekuntiluokan laserpulsseja hyödyntävässä laseretäisyysmittauksessa. Työssä tutkitaan myös laserdiodilähettimen elektroniikan vaikutusta alle nanosekuntiluokan laserpulssien muotoon ja lopulta niiden vaikutusta systemaattiseen ajoitusvirheeseen laseretäisyysmittauksessa. Väitöskirja esittelee suunnitellun valopulssin kulkuaikamittaukseen perustuvaan laseretäisyysmittariin soveltuvan integroidun vastaanotinkanavan IC-piirin. Se on toteutettu halvalla, kulutuselektroniikkaan soveltuvalla CMOS tekniikalla (0,18 μm) ja se perustuu lineaariseen vastaanottimeen ja nousevan reunan ilmaisuun. Vastaanottimen mitattu systemaattinen ajoitusvirhe on ~ 500 ps (4,5 cm matkassa) 1:21 000 signaalivoimakkuuden vaihtelualueella. Vastaanottimesta mitattu laseretäisyysmittarin kertamittaustarkkuuteen vaikuttava nousevan reunan satunnainen ajoitusepävarmuus oli ~ 12 ps (1.6 mm matkassa) signaalikohinasuhteella > 200. Lisäksi tässä työssä toteutettiin kehitettyä vastaanotin-IC piiriä hyödyntävä valopulssin kulkuaikamittaukseen perustuva etäisyysmittari, jolla kyettiin havainnollistamaan mahdollisuutta mitata pientä tärinää kaukaisessa passiivisessa kohteessa. Tutkalla onnistuttiin havainnoimaan 1,5 mm vaihteluväliltään olevaa 10 Hz tärinä ~ 2 m etäisyydellä olevasta kohteesta. Väitöskirjan yksi tärkeä tulos oli havainnollistaa systemaattisessa ajoitusvirheessä havaittava ero MOSFET-transistoriin ja vyöry-BJT-transistoriin perustuvan laserpulssilähettimen välillä. Integroidun CMOS AP vastaanotinkomponentin käyttökelpoisuus alle nanosekuntiluokan laseretäisyysmittauksessa tutkittiin myös.

A tendência do mercado da microeletrônica é integrar em um mesmo chip sistemas eletrônicos completos, incluindo simultaneamente circuitos analógicos, digitais e RF. Por causa da complexidade do problema de projeto, a parte analógica e RF desses sistemas é o gargalo do desenvolvimento. Uma alternativa de projeto para circuitos analógicos é formular o projeto como um problema de otimização matemática conhecido como programação geométrica. As vantagens são: o ótimo global é obtido eficientemente, e é possível fazer automatização do projeto. A principal desvantagem é que não todos os parâmetros e equações que modelam um circuito são compatíveis com a forma desse problema de otimização. Os receptores para sistemas de comunicação modernos realizam o processo de downconvertion usando uma freqüência intermediária baixa ou diretamente em banda-base. As topologias de receptor Zero-IF e Low-IF são preferidas por sua alta capacidade de integração e baixo consumo de área e de potência. Os filtros analógicos são blocos de composição básicos nesses sistemas. Neste trabalho é desenvolvida uma metodologia de projeto baseada na aplicação de programação geométrica para projeto de filtros Gm-C. A metodologia de projeto foi usada para projetar filtros analógicos complexos e reais para os padrões de comunicação Bluetooth e Zigbee IEEE/802.15.4. Os resultados obtidos mostram que a metodologia de projeto proposta neste trabalho é uma solução efetiva para reduzir o tempo de projeto e otimizar o desempenho de filtros analógicos. / The tendency of the microelectronic market is to integrate in the same chip complete electronic systems, including digital, analog and RF circuits simultaneously. The analog part of those systems represents the bottleneck in the design process. The complexity of analog design makes this one an intuitive and creative process but time expensive. An alternative methodology for analog integrated circuits design is to represent the design as a mathematical optimization problem known as geometric programming. The advantages are: global optimum achieved efficiently, and the possibility of design automation. The main disadvantage, is that all the parameters or equations that characterize a circuit are not compatible with the form of this optimization problem. Modern receivers perform downconvertion of the signal using very low, or zero intermediate frequency. Zero-IF and Low-IF topologies are preferred because of their high integration capabilities, and low area and power consumption. Analog filters are basic building blocks of such systems. In this work, a design methodology based on geometric programming is developed, for automated and optimal design of Gm-C filters. The design methodology was used to design analog complex and real filters for the digital communications standards Bluetooth and Zigbee IEEE/802.15.4. The results show that the design methodology proposed in this work is an effective solution for fast, automated and optimal analog filter design

On assiste aujourd’hui au développement massif des technologies nomades. L’utilisation de boîtiers compacts est ainsi en plein croissance, non seulement à cause des téléphones portables et tablettes, mais aussi à cause de l’introduction massive de l’électronique dans les appareils portables de la vie quotidienne. La microélectronique embarquée dans ces appareils représente le principal outil d’information et de communication des personnes avec le monde extérieur. Le rythme de développement de ces technologies dans les dernières années est tel que les possibilités d’utilisation des appareils portables d’aujourd’hui étaient de la science-fiction il y a seulement 10 ans.Les fonctionnalités qui verront le jour dans les années à venir ne peuvent donc pas toutes être encore imaginées. Ces fonctionnalités vont toutefois très certainement impliquer une augmentation des performances de calcul des dispositifs, et par conséquent de la chaleur qu’ils dissipent.Aujourd’hui, on envisage des puces complexes comprenant plusieurs niveaux logiques et basées sur technologies hétérogènes. On demande également que ces technologies soient intégrées dans les appareils utilisés dans la vie quotidienne, qu’ils soient connectés entre eux et qu’ils réagissent de façon intelligente. Les stratégies de dissipation de la chaleur doivent donc être en adéquation avec la réduction des dimensions des dispositifs de la microélectronique.L’objectif de la thèse présentée dans ce manuscrit est ainsi d’étudier les stratégies de dissipation thermique des boîtiers compacts avec l’aide de répartiteurs de chaleur intégrés. Ce travail porte sur la caractérisation des performances et contraintes des répartiteurs thermiques avec matériaux carbonés. Les répartiteurs sont capables de dissiper sur sa surface la chaleur produite dans un point chaud.Afin d’étudier le phénomène de la dissipation avec un répartiteur, on a mis en place une méthodologie qui prend en compte le caractère multiniveau de la dissipation thermique. L’objectif est de pouvoir se concentrer sur l’interaction entre le répartiteur thermique et chacun des éléments de l’ensemble. On a réutilisé deux véhicules de test et on a désigné un véhicule de test spécifique pour l’étude de la thermique des puces imageurs.Les travaux sont basés sur deux axes : Les études d’intégration et les études thermiques. Les études d’intégration prennent en compte les contraintes dérivées de l’implémentation des couches répartiteurs dans des boitiers compactes. On se concentre d’abord sur les procès d’implémentation des couches répartiteurs au sein de l’ensemble dans un procès industriel. Ensuite on étudie les effets thermomécaniques et les effets sur l’intégrité des signaux à haute fréquence.Les études thermiques caractérisent le gain en performances dérivé de cette intégration. On analyse ces phénomènes thermiques avec des mesures et des simulations. Premièrement au niveau silicium et répartiteur, deuxièmement au niveau boitier et finalement on se concentre sur les effets dans une puce et boitier imageur.A la lumière des résultats on peut dire que les matériaux carbonés se présentent comme l’alternative plus intéressante pour l’implémentation à grande échelle de répartiteurs dans des boitiers compacts. Cette implémentation sera poussée par la recherche des prestations dans des boitiers de plus en plus complexes et hétérogènes, ou l’empreinte du répartiteur doit être minimale. La combination des couches de carbone a tous les niveaux du boitier, avec des TIMs des épaisseurs réduites sera la tendance dans les années à venir pour ce type de dispositifs.Cette thèse s’inscrit dans le cadre d’une collaboration tripartie entre le CEA-LETI de Grenoble, le laboratoire G2Elab de l’INP Grenoble et STMicroelectronics à Crolles. / We witness today an explosion of nomadic technologies. Portable devices have become the main tool that people use to connect with the rest of the world. The microelectronics embedded in these devices is the technology that drives this process. The pace of development of these technologies is such that the versatility of portable devices today were science fiction only 10 years ago.The functionalities that will be integrated in the coming years cannot be imagined yet. These features will imply an increase of the computing demands, and consequently, of the heat dissipated inside them. The trend leads to complex stacks with heterogeneous modules of heat dissipating layers.These technologies will be integrated in everyday life. Internet of Things, as we call it, will demand an increasing amount of independent low footprint devices that will be connected. Heat dissipation strategies must therefore be compatible with increasingly smaller dimensions. Compact packages demand is growing rapidly, not only because of telephones and tablets, but also because of the massive introduction of electronics into in everyday life devices.The objective of the thesis is to study the integration of heat-spreaders in compact packages to enhance its thermal performance. This work goes deeply in the characterization of the thermal performance of carbon-base heat spreaders. Heat-spreaders are able to extract the heat produced in hot spots and transport it along its surface.In order to study the heat spreading phenomenon, a methodology that takes into account the multi-level nature of heat dissipation has been implemented. The objective is to be able to focus on the interaction between the heat-spreader and each one of the elements of the package stack. Two test vehicles have been re-used from previous works. A specific test vehicle was also design in order to emulate the thermal behavior of imaging sensors.The thesis is based on two main axes: Integration studies and thermal studies. The integration studies take into account the constraints derived from the implementation of heat spreaders in compact packages. Firstly, we focus on the implementation processes within an industrial process. Latelly, we study the thermomechanical effects of heat spreaders and the impact on the integrity of high frequency signals.Thermal studies are aimed to characterize the performance gain derived from this heat spreader integration. The thermal phenomena are analyzed with measurements and simulations. First at silicon and interface level, then at package level, finally we focus on the effects in image sensor die and package.In the light of the results it can be said that carbon based materials are the most interesting alternative for large-scale implementation of heat spreaders in compact packages. This implementation will be driven by the research of new functionalities and performances in compact packages. The heat spreader will have to perform while maintaining a minimal footprint. The combination of carbon layers at all package levels, along with reduced thermal interface thickness will be the trend in the coming years for this type of device.This thesis is part of a tripartite collaboration between the CEA-LETI of Grenoble, the G2Elab laboratory of the INP Grenoble and STMicroelectronics in Crolles.

Ces dernières années les bandes de fréquence millimétriques et térahertz (THz) on tmontrées un fort potentiel pour de nombreuses applications telles que l’imagerie médicale et ,biologique, le contrôle de qualité ou les communications à très haut débit. Les principales raisons de cet intérêt sont les nombreuses propriétés intéressantes des ondes THz et millimétriques, telles que leur capacité traverser la matière et ceci de manière inoffensive ou le large spectre disponible à ces fréquences. Les applications visées nécessitent des sources de signaux énergétiquement efficaces, à forte puissance de sortie et, pour certaines applications, à faible bruit de phase. De plus, la demande croissante pour des applications dans ces bandes de fréquence imposent l’utilisation de technologie de hautes performances à coût métrisé et permettant une intégration à très grande échelle, telle que la technologie28nm CMOS FD-SOI. Dans ce contexte, cette thèse propose une solution innovante pour la génération de fréquence millimétrique et THz en technologie CMOS : l’oscillateur distribué verrouillé par injection. Les travaux présentés dans ce manuscrit englobent l’analyse détaillé de l’état de l’art et de ses limites, l’étude théorique approfondie de la solution proposée pour une intégration en ondes millimétriques, le développement d’une méthodologie de conception spécifique en technologie CMOS ainsi que la conception de démonstrateurs technologique. Les différents oscillateurs intégrés en technologie 28nm FDSOI et opérant à des fréquences respectivement de 134 GHz et 200 GHz ont permis de démontrer la faisabilité de sources de signaux millimétrique et THz, à forte efficacité énergétique, forte puissance de sortie et faible bruit de phase en technologie CMOS à très grande échelle d’intégration. Enfin, la capacité de verrouillage par injection de tels oscillateurs distribués a été démontrée expérimentalement ouvrant la voie à de futurs systèmes THz totalement intégrés sur silicium. Les solutions intégrées démontrées dans cette thèse ont, à l’heure actuelle, la plus grande fréquence d’oscillation dans un noeud Silicium 28nm CMOS. / In recent years, millimeter-wave (mm-wave) and terahertz (THz) frequency bands haverevealed a great potential for many applications such as medical and biological imaging,quality control, and very-high-speed communications. The main reasons for this interestare the many interesting properties of THz and millimeter waves, such as their ability toharmlessly penetrate through matter or the broad spectrum available at these frequencies.Targeted applications require energy efficient signal sources with high power outputand, for some applications, low phase noise. In addition, the increasing demand in mmwave/THz applications requires the use of a cost-optimized, high-performance, and verylarge scale integration (VLSI) technologies, such as the 28nm CMOS FD-SOI technology.In this context, this thesis proposes an innovative solution for mm-wave and THz frequencygeneration in CMOS technology: the injection locked distributed oscillator (ILDO). Thework presented in this manuscript includes the detailed analysis of the state-of-the-artand its limitations, the detailed theoretical study of the proposed millimeter-waves bandsolution, the development of a specific design methodology in CMOS technology as well asthe design of technological demonstrators. The several 28nm FDSOI integrated distributedoscillators at 134 GHz and respectively 200 GHz have demonstrated the feasibility ofmm-wave and THz signal sources with high-energy efficiency, high output power, and lowphase noise in a VLSI CMOS technology. Finally, the injection locking capability of suchdistributed oscillators has been demonstrated experimentally paving the way for a futuresilicon-based fully integrated THz systems. The proposed circuits are as of today thehighest oscillation frequency solutions demonstrated in a 28nm CMOS Silicon technology.

Les travaux de cette thèse sont axés sur le durcissement à la dose cumulée des circuits analogiques associés aux systèmes électroniques embarqués sur des véhicules spatiaux, satellites ou sondes. Ces types de circuits sont réputés pour être relativement sensibles à la dose cumulée, parfois dès quelques krad, souvent en raison de l’intégration d’éléments bipolaires. Les nouvelles technologies CMOS montrent par leur intégration de plus en plus poussée, un durcissement naturel à cette dose. L’approche de durcissement proposée ici, repose sur un durcissement par la conception d’une technologie commerciale « full CMOS » du fondeur ST Microelectronics, appelée HCMOS9A. Cette approche permet d’assurer la portabilité des méthodes de durcissement proposées d’une technologie à une autre et de rendre ainsi accessible les nouvelles technologies aux systèmes spatiaux. De plus, cette approche de durcissement permet de faire face aux coûts croissants de développement et d’accès aux technologies durcies. Une première technique de durcissement à la dose cumulée est appliquée à une tension de référence « full CMOS ». Elle ne fait intervenir ni jonction p-n parasites ni précautions delay out particulières mais la soustraction de deux tensions de seuil qui annulent leurs effets à la dose cumulée entre elles. Si les technologies commerciales avancées sont de plus en plus utilisées pour des applications spécialement durcies, ces dernières exhibent en contrepartie de plus grands offsets que les technologies bipolaires. Cela peut affecter les performances des systèmes. La seconde technique étudiée : l’auto zéro, est une solution efficace pour réduire les dérives complexes dues entre autres à la température, de l’offset d’entrée des amplificateurs opérationnels. Le but ici est de prouver que cette technique peut tout aussi bien contrebalancer les dérives de l’offset dues à la dose cumulée. / The purpose of this thesis work is to investigate circuit design techniques to improve the robustness to Total Ionizing Dose (TID) of analog circuits within electronic systems embedded in space probes, satellites and vehicles. Such circuits often contain bipolartransistor components which are quite sensitive to cumulated radiation dose. However highly integrated CMOS technology has been shown to exhibit better natural TDI hardening.The approach proposed here is a hardening by design using a full CMOS semiconductor technology commercially available from ST Microelectronics calledHCMOS9A. The proposed generic hardening design methods will be seen to be compatibleand applicable to other existing or future process technologies. Furthermore this approach addresses the issue of ever-increasing development cost and access to hardened technologies.The first TID hardening technique proposed is applied to a full-CMOS voltage reference. This technique does not involve p-n junctions nor any particular layout precaution but instead is based on the subtraction of two different threshold voltages which allows the cancellation of TDI effects. While the use of advanced commercial CMOS technologies for specific radiation hardened applications is becoming more common, these technologies suffer from larger inputoffs et voltage drift than their bipolar transistor counterparts, which can impact system performance. The second technique studied is that of auto-zeroing, which is an efficient method to reduce the complex offset voltage drift mechanisms of operational amplifiers due to temperature. The purpose here is to prove that this technique can also cancel input offset voltage drift due to TID.Index term : hardening, cumulated dose, CMOS technology, voltage reference,operational amplifier.

<p>The non-overlapping clock signal generator circuits are key elements in switched capacitor circuits since non-overlapping clock signals are generally required. Non-overlapping clock signals means signals running at the same frequency and there is a time between the pulses that none of them is high. This time (when both pulses are logic 0) takes place when the pulses are switching from logic 1 to logic 0 or from logic 0 to logic 1. In this thesis this type of clock signal generators are analyzed and designed for different requirements on the switched capacitor (S/C) circuits. Different analytical models for the delay in CMOS inverters are studied. The clock generators for digital circuits based on phase-locked loop and delay-locked loop are also studied. An algorithm, which can automatically size the non-overlapping clock generator circuits, was implemented.</p>

The non-overlapping clock signal generator circuits are key elements in switched capacitor circuits since non-overlapping clock signals are generally required. Non-overlapping clock signals means signals running at the same frequency and there is a time between the pulses that none of them is high. This time (when both pulses are logic 0) takes place when the pulses are switching from logic 1 to logic 0 or from logic 0 to logic 1. In this thesis this type of clock signal generators are analyzed and designed for different requirements on the switched capacitor (S/C) circuits. Different analytical models for the delay in CMOS inverters are studied. The clock generators for digital circuits based on phase-locked loop and delay-locked loop are also studied. An algorithm, which can automatically size the non-overlapping clock generator circuits, was implemented.

Cette thèse présente la conception et la mise en œuvre d'un imageur CMOS pour être utilisé dans biocapteurs intégrés basés sur Résonance Plasmonique de Surface (SPR). Tout d'abord, les conditions optimales pour la résonance plasmon dans une interface compatible CMOS / post-CMOS sont obtenus par modélisation avec COMSOL. Deuxièmement, un imageur CMOS de Colonne Actif (CMOS-ACS) du 32x32 pixels est mis en œuvre sur une technologie CMOS 0,35 um. Dans une interface d'or-eau avec une excitation de prisme, on constate que pour les prismes avec des indices de réfraction de 1,55 et 1,46, le couplage optimal avec le plasmon est obtenu pour des films d'or d'une épaisseur de 50 et 45 nm, respectivement. Dans ces conditions, environ 99,19% et 99,99% de l'énergie de la lumière incidente est transférée à le surface plasmon pour les deux prismes respectivement, à condition que la lumière incidente, avec une longueur d'onde de 633 nm, arrive avec un angle d'incidence de 68,45° et 79,05° respectivement. Il est également obtenu qu'un changement de RIU 10-4 de l'indice de réfraction du milieu diélectrique, produit un changement de 0,01 ° dans l'angle de résonance de plasmons qui, dans un schéma de modulation d'intensité de lumière produit une variation de 0,08% dans la lumière réfléchie au photodétecteur. En ce qui concerne le imageur CMOS, une photodiode n-well/p-substrate est choisi comme l'élément de photodétection, en raison de sa faible capacité de jonction, ce qui conduit à un rendement élevé et le gain de conversion élevé comparativement à une photodiode n-diff/p-substrate. Des simulations sur ordinateur avec Cadence et Silvaco produit une capacité de jonction de 31 FF et 135 fF respectivement. Le pixel de l'imageur est basé sur une configuration à trois transistors (3T) et présente un facteur de remplissage de 61%. Le circuit de lecture utilise une technique de capteur de colonne actif (ACS) pour réduire le bruit à motif fixe (Fixed Pattern Noise ou FPN en anglais) liée au le Capteur à Pixels Actif (APS) traditionnelle. En outre, Non-Corrélés Echantillonnage Double (Non-Correlated Double Sampling ou NCDS en anglais) et Delta double échantillonnage (DDS) sont utilisés comme techniques de réduction du bruit. Un montage optique expérimental est utilisé pour caractériser les performances de l'imageur, et nous avons obtenu un gain en conversion de 7,3 uV/e-, une capacité de jonction de la photodiode de 22 fF, un bruit de lecture de 324,5 uV, ce qui équivaut à 45 électrons, et une gamme dynamique de 50,5 dB. Les avantages de l'ACS et NCDS-DDS sont observées dans le niveau faible de FPN du pixel et de la colonne, avec une valeur de 0,09% et 0,06% respectivement. Le travail présenté dans cette thèse est une première étape vers l'objectif de développer une plateforme entièrement intégrée SPR pour biocapteurs, incorporant source de lumière, l'interface SPR, canal microfluidique, les éléments d'optique et imageur CMOS.

Made available in DSpace on 2014-06-11T19:30:32Z (GMT). No. of bitstreams: 0 Previous issue date: 2009-11-25Bitstream added on 2014-06-13T21:01:20Z : No. of bitstreams: 1 oliveira_vjs_dr_ilha.pdf: 2584742 bytes, checksum: ae7b3113a196a5051a808dbb371dece4 (MD5) / Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) / Nesta tese, propõe-se um sintetizador de freqüência baseado em phase locked loops (PLL) usando uma arquitetura que utiliza um dual-path loop filter, constituído de componentes passivos e um integrador digital. A proposta é empregar técnicas digitais, para reduzir o custo da implementação do sintetizador de freqüência, e flexibilizar o projeto do loop filter, para possibilitar que a arquitetura opere em uma faixa de freqüência larga de operação e com redução de tons espúrios. O loop filter digital é constituído de um contador crescente/ decrescente cujo clock é proveniente da amostragem da diferença de fase de entrada. As técnicas digitais aplicadas ao loop filter se baseiam em alterações da operação do contador, em tempos pré-estabelecidos, os quais são controlados digitalmente. Essas técnicas possibilitam reduzir o tempo de estabelecimento do PLL ao mesmo tempo em que problemas de estabilidade são resolvidos. No desenvolvimento da técnica de dual-path foi realizado o estudo de sua estabilidade, primeiramente, considerando a aproximação do PLL para um sistema linear e depois usando controle digital. Nesse estudo foram deduzidas as equações do sistema, no domínio contínuo e discreto, tanto para o projeto da estabilidade, quanto para descrever o comportamento do PLL. A metodologia top-down é usada no projeto do circuito integrado. As simulações em nível de sistema são usadas, primeiramente, para as criações das técnicas e posteriormente para a verificação do seu comportamento, usando modelos calibrados com os blocos projetados em nível de transistor. O circuito integrado é proposto para ser aplicado em identificação por rádio freqüência (RFID) na banda de UHF (Ultra High Frequency), usando multi-standard, e deve operar na faixa de 850 MHz a 1010 MHz. O sintetizador de freqüência foi projetado na tecnologia CMOS... / In this thesis, a frequency synthesizers phase locked loops (PLL) based with an architecture that uses a dual-path loop filter consisting of passive components and a digital integrator are proposed. The objective is to employ digital techniques to reduce the implementation cost and get loop filter design flexibility to enable the architecture to have a large tuning range operation and spurious reduction. The digital loop filter is based in an up/down counter where the phase difference is sampled to generate the clock of the counter. The techniques applied in the digital path are based in digitally controlled changes in the counter operation in predefined time points. These techniques provide PLL settling time reductions whiling the stability issues are solved. The stability study of the proposed dual path has been developed. First the linear system approximation for the PLL has been assumed and then employing digital control. The continuous and discrete time equations of architecture were derived in that study applied to stability design as well as to describe the architecture behavior. The top-down methodology has been applied to the integrated circuit design. In the beginning, the system level simulations are used for the techniques creation and then the behavioral models that were calibrated with transistor level blocks are simulated. The application of the circuit is proposed to Radio Frequency Identification (RFID) using UHF (Ultra High Frequency) band for multi-standards application and will operate in range of 850 MHz to 1010 MHz. The proposed frequency synthesizer has been designed in the AMS 0.35 μm CMOS technology with 2V power supply. A 300 μs of settling time and 140 Hz of resolution was obtained in simulations. The proposed frequency synthesizer have low complexity and shown a reference noise suppression about 45.6 dB better than the conventional architecture