No presente trabalho foi realizado o estudo das propriedades ópticas e elétricas de dispositivos eletroluminescentes poliméricos, conhecidos como diodos emissores de luz poliméricos (PLEDs), e o desenvolvimento de camadas transportadoras de carga (HTL), que visam promover um aumento da eficiência elétrica dos dispositivos. Para o estudo das propriedades ópticas e elétricas dos PLEDs, foram fabricados dispositivos com estruturas do tipo Ânodo/HTL/Polímero Eletroluminescente/Cátodo. Foram apresentadas todas as etapas de fabricação dos dispositivos, assim como seus processos de caracterização. Para o ânodo, foi utilizado um óxido transparente condutor, óxido de índio-estanho - ITO, com tratamento superficial em plasma de oxigênio. Foram estudados três materiais diferentes para as HTLs. Filmes de PAni:PVS ou PAni:Ni-TS-Pc foram depositados pela técnica de automontagem (Layer-by-Layer) e os filmes de PEDOT:PSS foram depositados pelo método de spin-coating. O polímero eletroluminescente utilizado neste trabalho foi o MEH-PPV, também depositado pelo método de spin-coating. Para o cátodo foi utilizado o alumínio, evaporado termicamente. O encapsulamento dos dispositivos foi realizado em atmosfera inerte de argônio para diminuir os efeitos de degradação através do oxigênio e da luz. O emprego de camadas transportadoras de buracos (HTLs) resultou numa sensível diminuição no valor da tensão de operação dos dispositivos, quando empregados filmes de PAni:PVS e PAni:Ni-TS-Pc. Os valores das tensões de operação baixaram de 12 V para cerca de 3 V em relação aos dispositivos fabricados sem a utilização de HTLs. Através da microscopia de força atômica, foi possível determinar a espessura das bicamadas e a rugosidade superficial dos filmes de PAni:PVS para correlacionar estes resultados com a resposta elétrica dos dispositivos. Espessuras de 4nm (para 1 bicamada) resultaram em tensões de operação de 3 V. Foi possível verificar também, por espectroscopia no UV-VIS, que este tipo de filme absorve luz em freqüência diferente daquela emitida pelo MEH-PPV. Medidas elétricas em regime de corrente contínua, curvas de Corrente vs. Tensão e, em regime de corrente alternada, espectroscopia de impedância, foram realizadas em dispositivos para determinar o valor da tensão de operação e estudar os efeitos de interface nas diferentes camadas que compõe um dispositivo. Através das curvas obtidas pela espectroscopia de impedância, foi possível determinar os valores dos componentes dos circuitos equivalentes (capacitores e resistores). Com isso, é possível simular o comportamento destes dispositivos através de circuitos elétricos antes mesmo de serem fabricados. Pelos resultados obtidos, todas as HTLs estudadas contribuíram para uma sensível diminuição no valor da tensão de operação dos dispositivos, apontando-os como excelentes materiais a serem utilizados com o objetivo de alcançar uma maior eficiência e um melhor desempenho destes dispositivos. / In the present work, the study of the optical and electrical properties of polymeric electroluminescent devices known as Polymer Light-Emitting Diodes (PLEDs) and the development of Hole Transport Layers (HTLs) to promote an increase of the electrical efficiency of the devices was performed. PLEDs were constructed with structures like Anode/HTL/Electroluminescent Polymer/Cathode in order to study the optical and electrical properties of these devices. All the stages of the devices production were presented, as well as its characterization processes. For the anode a conductive transparent oxide (Indium Tin Oxide - ITO) with a superficial oxygen plasma treatment was used. Three different materials for the HTLs were used. Films of PAni:PVS or PAni:Ni-TS-Pc were deposited by the self-assembly technique (Layer-by-Layer) and the films of PEDOT:PSS were deposited by the spin-coating method. The electroluminescent polymer used in this work was MEH-PPV, also deposited by the spin-coating method. Aluminum was deposited by thermal evaporation for the cathode. The devices encapsulation was performed in Argon inert atmosphere to reduce the degradation effects through oxygen and light. The use of Hole Transport Layers (HTLs) resulted in a sensitive decrease in the devices operating voltage value when films of PAni:PVS and PAni:Ni-TS-Pc were used. The operating voltage values have decreased from 12 V to 3 V in relation to the devices assembled without the usage of HTLs. By the use of Atomic Force Microscopy measurements the thickness of the bilayers and the surface roughness of the PAni:PVS films was obtained to correlate these results with the devices electric characteristics. Thicknesses of 3 to 4 nm (for one bilayer) resulted in operating voltage of 3 V. It was possible to verify also, by UVVIS Spectroscopy, that this type of PAni:PVS films absorbs light in a different frequency than that emitted by MEH-PPV. Electric measurements in the direct current, Current vs. Voltage curves and, in alternating current, Impedance Spectroscopy, were performed in devices to determine the operating voltage value and to study the interface effects in the different layers used in the devices. Analyzing the curves obtained by the impedance spectroscopy, it was possible to determine the values of the equivalent circuit components (capacitors and resistors) and, with that, to simulate the behavior of these devices through electric circuits even before they were manufactured. By the experimental results, all the HTLs studied have contributed to a sensitive decrease in the devices operating voltage, indicating them as excellent materials to be used to reach a higher efficiency and a better performance of these devices.

La technologie des cellules photovoltaïques silicium à hétérojonction (HET) a montré un intérêt croissant ces dernières années. En alliant les avantages des technologies couches minces et silicium cristallin (c-Si), elle permet un meilleur compromis coûts-performances que les cellules purement c-Si. Cette thèse a pour but d'améliorer la compréhension des mécanismes physiques qui régissent les performances de ces cellules, en mettant à profit des compétences spécifiques de caractérisation et de simulation issues de la microélectronique. Nos travaux se focalisent sur l'étude de la face avant de la cellule HET de type n, composée d'un empilement de couches minces d'oxyde d'indium dopé à l'étain (ITO) et de silicium amorphe hydrogéné (a-Si:H). Nous commençons par une étude théorique et expérimentale de la conduction des couches d'a-Si:H en fonction de la température, du dopage et des défauts qu'elles contiennent. Prendre en compte l'équilibre dopant/défaut de ces couches est primordial mais nous montrons aussi que le travail de sortie des électrodes en contact, comme l'ITO, peut influer fortement sur la position du niveau de Fermi dans les films nanométriques d'a-Si:H. Nous présentons ensuite une évaluation de sept techniques de caractérisation du travail de sortie afin d'identifier les plus adaptées à l'étude de semiconducteurs dégénérés tels que l'ITO. Nous montrons notamment l'intérêt de techniques originales de la microélectronique comme les mesures de capacité C(V), de courant de fuite I(V) et de photoémission interne (IPE) sur des empilements ITO/biseau d'oxyde/silicium. Nous mettons clairement en évidence que les propriétés volumiques de l'ITO peuvent être optimisées, mais que les interfaces ont un effet prépondérant sur les valeurs de travaux de sortie effectifs (EWF) extraits. Une bonne cohérence globale a été obtenue pour les techniques C(V), I(V) et IPE sur biseau de silice (SiO2) ; les valeurs extraites ont notamment permis d'expliquer des résultats expérimentaux d'optimisation des cellules. Nous montrons que la tension de circuit ouvert (Voc) des cellules est finalement peu sensible au travail de sortie, contrairement au Facteur de Forme (FF), grâce à la couche d'a-Si:H. Plus cette dernière est dopée, défectueuse et épaisse, plus elle est capable d'écranter les variations électrostatiques d'EWF. Aussi, le travail de sortie doit être suffisamment élevé pour pouvoir réduire les épaisseurs de couche p d'a-Si:H et ainsi gagner en courant de court-circuit (Jsc) sans perdre en FF ni Voc. Enfin, il nous a été possible d'appliquer cette méthodologie à d'autres oxydes transparents conducteurs (TCO) que l'ITO. Le meilleur candidat de remplacement de l'ITO doit non seulement présenter une transparence optique élevée, être un bon conducteur et avoir un fort travail de sortie effectif, mais il faut également prêter une attention particulière à la dégradation éventuelle des interfaces causée par les techniques de dépôt. / By combining the advantages of thin-films and crystalline silicon (c-Si), the silicon heterojunction solar cell technology (HET) achieves a better cost-performance compromise than the technology based only on c-Si. The aim of this thesis is to improve the understanding of the physical mechanisms which govern the performance of these cells by taking advantage of specific characterization and simulation skills taken from microelectronics. Our study focuses on the front-stack of the n type cell composed of thin layers of indium tin oxide (ITO) and hydrogenated amorphous silicon (a-Si:H). We begin with a theoretical and experimental study of the conductivity of a-Si:H layers as a function of temperature, doping concentration and bulk defects density. It is important to properly take into account the dopant/defect equilibrium of these layers but we also show that the work function of the electrodes in contact, such as the ITO, can strongly influence the Fermi level in the nano-films of a-Si:H. Then, we evaluate seven characterization techniques dedicated to the work function extraction in order to identify the most suitable one for studying degenerate semiconductors such as the ITO. We particularly show the interest of using original microelectronics techniques such as capacitance C(V), leakage current I(V) and internal photoemission (IPE) measurements on ITO/bevel oxide/silicon test structures. We clearly demonstrate that the ITO bulk properties can be optimized, yet the interfaces have a major influence on the extracted values of the effective work function (EWF). A good overall consistency has been obtained for C(V), I(V) and IPE measurements on a silicon dioxide bevel (SiO2) ; the extracted values enabled us to explain experimental results concerning the optimization of HET cells. We show that the open circuit voltage (Voc) of these devices is finally barely sensitive to work function, unlike the Fill Factor (FF). This is due to the a-Si:H layer. The more it is doped, defective and thick, the more it is able to screen the electrostatic variations of EWF. Thus, EWF must be sufficiently high to be able to reduce the p a-Si:H layer thickness and, in turn, to gain in short-circuit current (Jsc) without losing either in FF or Voc. Finally, we successfully applied this methodology to other types of transparent conductive oxides (TCO) differing from ITO. The best candidate to replace ITO must not only have a high optical transparency, be a good conductor and have a high EWF, but we must also pay close attention to the possible interface degradations caused by the deposition techniques.

La portabilité des mémoires Flash embarquées sur les nœuds CMOS technologiques avancés tel que le 28nm pose de nombreux problèmes de compatibilité avec les nouvelles étapes de fabrication telles que le diélectrique de grille haute permittivité, l’utilisation de grille métallique, les stresseurs et tenseurs utilisés pour piloter la performance du transistor élémentaire. L’ajout d’un dispositif à double grille classique tel que celui de la Flash apparait comme très couteux en termes de nombre de masques et d’étapes de fabrication additionnelles. De nombreuses alternatives ont vu le jour : les mémoires à changement de phase, les mémoires magnétiques et les mémoires resistives. Ce dernier type de mémoire est particulièrement attrayant pour une intégration en tant que mémoire « embarquée » sur technologie CMOS. Les matériaux utilisés (diélectrique à base d’oxyde métallique tel que le HfO₂ ou le Ta₂O₅) sont compatibles avec le procédé de fabrication CMOS comparés à ceux utilisés pour les mémoires magnétiques (risques de contamination). Les mémoires résistives sont par ailleurs basées sur une conduction filamentaire qui s’avère également particulièrement économe en énergie et adaptée aux faibles géométries quand elles sont comparées aux mémoires à changement de phase (changement d’état volumique du matériau). De nombreux industriels ont focalisé leurs efforts sur les matériaux de type HfO₂ et Ta₂O₅. Le sujet proposé fait suite à trois années de collaboration intensive entre ST Microelectronics et le CEA-LETI qui ont permis d’établir les bases d’un cellule mémoire de type Oxram fonctionnelle et facilement intégrable facilement sur une technologie CMOS. Il aura pour objectifs d’analyser les paramètres responsables des instabilités des états résistifs observés et de rechercher les différents moyens susceptibles de mieux contrôler la dispersion de ces états. Les études réalisées pourront porter sur les matériaux (diélectrique et électrodes), la technologie mise en œuvre, les conditions électriques de formation du filament [20]. La consolidation du choix du matériau et l’analyse des modes de défaillance et de la fiabilité du plan mémoire feront également partie du travail de cette première année. Ce travail sera orienté par les résultats statistiques obtenus par le biais de test à plus grande échelle (circuit de plusieurs Kbits). / Embedded Flash memories integration on advanced CMOS technological nodes such as the 28nm leads to serious compatibility problems with the new manufacturing steps such as the high-permittivity gate dielectric, the use of metal gate, etc. The addition of a conventional double-grid device such as the one for Flash appears to be very expensive in terms of number of masks and additional manufacturing steps. Many alternatives have emerged: phase change memories PCRAM, magnetic memories MRAM and resistive memories OxRAM. However, the high programming current of the PCRAM memories and the risks associated to the contamination of the materials used for the MRAM memories represent the weak points of these technologies. On the other hand, OxRAM memories are particularly attractive for integration as CMOS embedded memory. The materials used (metal oxide dielectric such as HfO₂ or Ta₂O₅) compatible with the CMOS manufacturing process and their low programming voltages due to filament conduction are an advantage for OxRAM memories.In this thesis, an in depth memory stack optimization is done to make up the OxRAM memory cell in order to be integrated into a matrix of memories. Thus, various top and bottom electrodes and various switching oxides have been studied in order to better control and improve the variability of the resistive states of the OxRAM memory cell. An evaluation of the reliability and the main memory performances in terms of Forming voltage, memory window, endurance and thermal stability were performed for each memory stack through electrical characterizations. These assessments highlighted efficient memory stacks which have been integrated into a 16Kb demonstrator. Finally, a study of the variability of the resistive states as well as their degradation mechanisms during the endurance and thermal stability were carried out through simples models and atomistic simulations (ab-initio calculations).

Le travail de thèse effectué porte sur la caractérisation électrique et la modélisation du gaz d’électrons à deux dimensions (2D) dans les dispositifs MOS-HEMT à base de l’hétérojonction AlGaN/AlN/GaN. Ces dispositifs ont un fort potentiel pour les applications d'électronique de puissance. Ce travail de recherche se place en soutien aux efforts de recherche pour l’élaboration des épitaxies GaN sur Si et pour les filières technologiques HEMT sur GaN. Il s'agit de comprendre précisément le fonctionnement du gaz d'électrons 2D et ses propriétés de transport électronique. Une nouvelle méthodologie a été développée pour identifier le dopage résiduel de la couche GaN, lequel est un paramètre important des substrats GaN et était par ailleurs difficile à évaluer. Un deuxième axe de recherche a consisté à proposer des techniques de mesure fiables ainsi qu’une modélisation des propriétés de transport du gaz d'électrons 2D. Dans ce cadre, des mesures split-CV et effet Hall ont été réalisées en fournissant pour chacune d’elles un protocole expérimental adéquat, avec un montage innovant pour les mesures effet Hall. Ce travail expérimental a été enrichi par une modélisation des propriétés du transport du 2DEG basée sur le formalisme de Kubo-Greenwood. Enfin, dans un dernier axe de recherche, un aspect plus général visant la compréhension en profondeur de l’électrostatique de l’empilement de la grille de nos GaN-MOS-HEMT a été proposé. Il est basé sur la caractérisation électrique C-V, la modélisation et l’extraction des paramètres. Le modèle développé a permis de souligner l'impact des charges surfaciques de polarisation et des défauts sur la tension de seuil des MOS-HEMT. Ce modèle a également permis d’estimer une valeur de la déformation dans les couches GaN épitaxiées sur un substrat Silicium. / This thesis aims at studying the electrical characterization and modelling of two-dimensional (2D) electron gas in MOS-HEMT devices based on the hetero-junction AlGaN/AlN/GaN. These devices are very promising candidates for power electronics applications. This research work provides the production team with detailed data on phenomena affecting GaN material. The goal is to understand precisely how 2D electron gas works and evaluate its electronic transport properties. A new methodology has been developed to identify residual doping of the GaN layer. This method was developed in order to answer a real need to know this doping to determine the quality of the epitaxial GaN layer. The second research priority was to provide reliable measurement techniques and modelling of the transport properties of 2D electron gas. Within this framework, the split-CV and Hall effect measurements were carried out by providing for each of them a suitable experimental protocol, with an innovative set-up for Hall effect measurements. In addition, this experimental work was supported by modelling the transport properties of 2DEG based on Kubo-Greenwood's formalism. Finally, a more general aspect aimed at an in-depth understanding of the electrostatic stacking of the GaN-MOS-HEMT gate. It is based on C-V electrical characterization, modelling and parameter extraction. The model developed made it possible to highlight the impact of polarization surface charges and defects on the threshold voltage of MOS-HEMT. This model also contributed to the estimation of the value of deformation in epitaxial GaN layers on a Silicon substrate.

La thèse de Giovanni BETTI BENEVENTI portes sur la caractérisation électrique et la modélisationphysique de dispositifs de mémoire non-volatile à changement de phase. Cette thèse a été effectuée dans le cadre d’une cotutelle avec l’Università degli Studi di Modena e Reggio Emilia (Italie).Le manuscrit en anglais comporte quatre chapitres précédés d’une introduction et terminés par uneconclusion générale.Le premier chapitre présent un résumé concernant l’état de l’art des mémoires a changement de phase. Le deuxième chapitre est consacré aux résultats de caractérisation matériau et électrique obtenus sur déposition blanket et dispositifs de mémoire à changement de phase (PCM) basées sur le nouveau matériau GeTe dopé carbone (GeTeC).Le chapitre trois s’intéresse à l’implémentation et à la caractérisation expérimentale d’un setup demesure de bruit a basse fréquence sur dispositifs électroniques a deux terminaux développé auxlaboratoires de l’Università degli Studi di Modena e Reggio Emilia en Italie.Enfin, dans le dernier chapitre est présentée une analyse rigoureuse de l’effet d’auto-chauffage Joulesur la caractéristique I-V des mémoires a changement de phase intégrant le matériau dans la phase polycristalline. / Within this Ph.D. thesis work new topics in the field of Non-Volatile Memories technologies have been investigated, with special emphasis on the study of novel materials to be integrated in Phase-Change Memory (PCM) devices, namely:(a) Investigation of new phase-change materialsWe have fabricated PCM devices integrating a novel chalcogenide material: Carbon-doped GeTe (or simply, GeTeC). We have shown that C doping leads to very good data retention performances: PCM cells integrating GeTeC10% can guarantee a 10 years fail temperature of about 127°C, compared to the 85°C of GST. Furthermore, C doping reduces also fail time dispersion. Then our analysis has pointed out the reduction of both RESET current and power for increasing carbon content. In particular, GeTeC10% PCM devices yield about a 30% of RESET current reduction in comparison to GST and GeTe ones, corresponding to about 50% of RESET energy decrease.Then, resistance window and programming time of GeTeC devices are comparable to those of GST.(b) Advanced electrical characterization techniquesWe have implemented, characterized and modeled a measurement setup for low-frequency noise characterization on two-terminal semiconductor devices.(c) Modeling for comprehension of physical phenomenaWe have studied the impact of Self-induced Joule-Heating (SJH) effect on the I-V characteristics of fcc polycrystalline-GST-based PCM cells in the memory readout region. The investigation has been carried out by means of electrical characterization and electro-thermal simulations.

Les propriétés électriques et physiques de structures à faible dimensionalité ont été étudiées pour des applications dans des domaines divers comme l’électronique, les capteurs. La mesure du bruit bruit à basse fréquence est un outil très utile pour obtenir des informations relatives à la dynamique des porteurs, au piègeage des charges ou aux mécanismes de collision. Dans cette thèse, le transport électronique et le bruit basse fréquence mesurés dans des structures à faible dimensionnalité comme les dispositifs multi-grilles (FinFET, JLT…), les nanofils 3D en Si/SiGe, les nanotubes de carbone ou à base de graphène sont présentés. Pour les approches « top-down » et « bottom-up », l’impact du bruit est analysé en fonction de la dimensionalité, du type de conduction (volume vs surface), de la contrainte mécanique et de la présence de jonction metal-semiconducteur. / Electrical and physical properties of low-dimensional structures have been studied for the various applications such as electronics, sensors, and etc. Low-frequency noise measurement is also a useful technique to give more information for the carrier dynamics correlated to the oxide traps, channel defects, and scattering. In this thesis, the electrical transport and low-frequency noise of low-dimensional structure devices such as multi-gate structures (e.g. FinFETs and Junctionless FETs), 3-D stacked Si/SiGe nanowire FETs, carbon nanotubes, and graphene are presented. From the view point of top-down and bottom-up approaches, the impacts of LF noise are investigated according to the dimensionality, conduction mechanism (surface or volume conduction), strain technique, and metal-semiconductor junctions.

No presente trabalho foi realizado o estudo das propriedades ópticas e elétricas de dispositivos eletroluminescentes poliméricos, conhecidos como diodos emissores de luz poliméricos (PLEDs), e o desenvolvimento de camadas transportadoras de carga (HTL), que visam promover um aumento da eficiência elétrica dos dispositivos. Para o estudo das propriedades ópticas e elétricas dos PLEDs, foram fabricados dispositivos com estruturas do tipo Ânodo/HTL/Polímero Eletroluminescente/Cátodo. Foram apresentadas todas as etapas de fabricação dos dispositivos, assim como seus processos de caracterização. Para o ânodo, foi utilizado um óxido transparente condutor, óxido de índio-estanho - ITO, com tratamento superficial em plasma de oxigênio. Foram estudados três materiais diferentes para as HTLs. Filmes de PAni:PVS ou PAni:Ni-TS-Pc foram depositados pela técnica de automontagem (Layer-by-Layer) e os filmes de PEDOT:PSS foram depositados pelo método de spin-coating. O polímero eletroluminescente utilizado neste trabalho foi o MEH-PPV, também depositado pelo método de spin-coating. Para o cátodo foi utilizado o alumínio, evaporado termicamente. O encapsulamento dos dispositivos foi realizado em atmosfera inerte de argônio para diminuir os efeitos de degradação através do oxigênio e da luz. O emprego de camadas transportadoras de buracos (HTLs) resultou numa sensível diminuição no valor da tensão de operação dos dispositivos, quando empregados filmes de PAni:PVS e PAni:Ni-TS-Pc. Os valores das tensões de operação baixaram de 12 V para cerca de 3 V em relação aos dispositivos fabricados sem a utilização de HTLs. Através da microscopia de força atômica, foi possível determinar a espessura das bicamadas e a rugosidade superficial dos filmes de PAni:PVS para correlacionar estes resultados com a resposta elétrica dos dispositivos. Espessuras de 4nm (para 1 bicamada) resultaram em tensões de operação de 3 V. Foi possível verificar também, por espectroscopia no UV-VIS, que este tipo de filme absorve luz em freqüência diferente daquela emitida pelo MEH-PPV. Medidas elétricas em regime de corrente contínua, curvas de Corrente vs. Tensão e, em regime de corrente alternada, espectroscopia de impedância, foram realizadas em dispositivos para determinar o valor da tensão de operação e estudar os efeitos de interface nas diferentes camadas que compõe um dispositivo. Através das curvas obtidas pela espectroscopia de impedância, foi possível determinar os valores dos componentes dos circuitos equivalentes (capacitores e resistores). Com isso, é possível simular o comportamento destes dispositivos através de circuitos elétricos antes mesmo de serem fabricados. Pelos resultados obtidos, todas as HTLs estudadas contribuíram para uma sensível diminuição no valor da tensão de operação dos dispositivos, apontando-os como excelentes materiais a serem utilizados com o objetivo de alcançar uma maior eficiência e um melhor desempenho destes dispositivos. / In the present work, the study of the optical and electrical properties of polymeric electroluminescent devices known as Polymer Light-Emitting Diodes (PLEDs) and the development of Hole Transport Layers (HTLs) to promote an increase of the electrical efficiency of the devices was performed. PLEDs were constructed with structures like Anode/HTL/Electroluminescent Polymer/Cathode in order to study the optical and electrical properties of these devices. All the stages of the devices production were presented, as well as its characterization processes. For the anode a conductive transparent oxide (Indium Tin Oxide - ITO) with a superficial oxygen plasma treatment was used. Three different materials for the HTLs were used. Films of PAni:PVS or PAni:Ni-TS-Pc were deposited by the self-assembly technique (Layer-by-Layer) and the films of PEDOT:PSS were deposited by the spin-coating method. The electroluminescent polymer used in this work was MEH-PPV, also deposited by the spin-coating method. Aluminum was deposited by thermal evaporation for the cathode. The devices encapsulation was performed in Argon inert atmosphere to reduce the degradation effects through oxygen and light. The use of Hole Transport Layers (HTLs) resulted in a sensitive decrease in the devices operating voltage value when films of PAni:PVS and PAni:Ni-TS-Pc were used. The operating voltage values have decreased from 12 V to 3 V in relation to the devices assembled without the usage of HTLs. By the use of Atomic Force Microscopy measurements the thickness of the bilayers and the surface roughness of the PAni:PVS films was obtained to correlate these results with the devices electric characteristics. Thicknesses of 3 to 4 nm (for one bilayer) resulted in operating voltage of 3 V. It was possible to verify also, by UVVIS Spectroscopy, that this type of PAni:PVS films absorbs light in a different frequency than that emitted by MEH-PPV. Electric measurements in the direct current, Current vs. Voltage curves and, in alternating current, Impedance Spectroscopy, were performed in devices to determine the operating voltage value and to study the interface effects in the different layers used in the devices. Analyzing the curves obtained by the impedance spectroscopy, it was possible to determine the values of the equivalent circuit components (capacitors and resistors) and, with that, to simulate the behavior of these devices through electric circuits even before they were manufactured. By the experimental results, all the HTLs studied have contributed to a sensitive decrease in the devices operating voltage, indicating them as excellent materials to be used to reach a higher efficiency and a better performance of these devices.

La miniaturisation croissante des systèmes électroniques implique de réduire la taille des composants électroniques, en particulier des composants passifs (condensateurs, résistances et inductances), notamment les condensateurs, volumineux et de surcroît nombreux. Pour répondre à cette attente, une des options est d’intégrer « enterrer » les couches capacitives dans le circuit imprimé à base de matériaux composites céramique/polymère. Dans un premier temps, plusieurs types de matériaux composites à base de nanoparticules de céramique (BaTiO3 et BaSrTiO3) et de polyester pour des condensateurs enterrés sont développés. Ensuite, la permittivité ε’ et les pertes diélectriques des composites sont évaluées dans les gammes de fréquences entre [10 kHz – 10 MHz] et [1 GHz – 5 GHz]. En vue d’intégrer ces composants à l’intérieur du circuit imprimé parfois souple et flexible, le comportement piézoélectrique des composites est évalué. La mesure du courant de fuite permettant d’effectuer une analyse qualitative des matériaux composites a été également effectuée.Au niveau de l’étude des condensateurs enterrés dans le circuit imprimé, deux structures de tests ont été réalisées : l’une montée en parallèle et l’autre en série. L’étude est réalisée sur deux gammes de condensateurs. La première est à base de matériau composite stable en fréquence et la seconde varie avec la fréquence. Pour cela, une méthode originale qui permet d’extraire la variation de la permittivité εr (f) à haute fréquence a été développée. La méthode se repose principalement sur l’utilisation des résultats de mesure de la permittivité relative du condensateur en basse fréquence, et les résultats de la valeur de la fréquence de résonance obtenue en simulation électromagnétique.Enfin, pour améliorer la fréquence de fonctionnement des condensateurs enterrés, des règles de conception permettant de comprendre l’influence des vias de connexions et de la géométrie des électrodes sur la fréquence de résonance du dispositif de test sont étudiées. / The increasing miniaturization of electronic systems involves reducing the size of electronic components, in particular passive components (capacitors, resistors and inductors), including capacitors, large and many more. To meet this expectation, one of the options is to integrate "bury" the capacitive layers based on ceramic / polymer composites in the PCB. In a first step, several types of composite materials based on nanoparticle ceramic (BaTiO3 and BaSrTiO3) and polyester for buried capacitors are developed. Then, the permittivity ε' and the dielectric losses of the composites are measured in the ranges of frequencies between [10 kHz - 10 MHz] and [1 GHz - 5 GHz]. To integrate these components within the PCBs sometimes soft and flexible, the piezoelectric behavior of composites is evaluated. The measurement of leakage current to perform a qualitative analysis of composite materials was also made.At the level of the study of buried capacitors in the circuit board, two test structures were carried out: one mounted in parallel and the other in serial. The study is produced in two ranges of capacitors. The study is conducted on two capacitors ranges. The first case, the relative permittivity does not depend on the frequency while in the second case the frequency dependence is taken into account. For this, an original method which allows to extract the permittivity εr(f) variation in high-frequency was developed. The method is mainly based on the use of measurement results of the relative permittivity of low-frequency capacitor, and the results of resonance frequency value obtained by 3D HFSS electromagnetic simulation. Finally, to improve the operating frequency of the buried capacitors, design rules allowing understand the influence of the vias and geometry of electrodes on the resonant frequency of the structures are studied.

Le travail présenté dans ce manuscrit de thèse s’inscrit dans le cadre d’une coopération scientifique notamment à travers le projet Région Centre « Connectic » en partenariat avec la société STMicroelectronics de Tours, les laboratoires LMR et CEMHTI. Il concerne les interconnexions des générations futures de circuits intégrés. Par rapport aux technologies d’interconnexion à base d’alliage métallique l’intégration de nanotubes de carbone (NTC) comme connecteur en microélectronique de puissance limiterait les effets d’échauffement dans les empilements de puces grâce à leurs propriétés de transport intéressantes. Les NTC peuvent assurer simultanément une bonne conduction électrique et un maintien mécanique des assemblages de puces. Les objectifs de ce travail étaient d’établir dans un premier temps un procédé reproductible d’élaboration de NTC verticalement alignés sur des substrats de nature multiple, et de réaliser dans un deuxième temps un véhicule test qui permet de caractériser leurs propriétés électrique, thermique et mécanique. Le dispositif expérimental d’élaboration présenté dans cette étude utilise le dépôt de catalyseur (Ni, Fe), la structuration par plasma d’hydrogène simultanément à un recuit thermique, ainsi que la méthode de CVD assistée par plasma radiofréquence d’éthylène et d’hydrogène pour la croissance des NTC. Des conditions optimales reproductibles d’obtention des NTC ont été établies à la suite d’une étude paramétrée utilisant notamment un diagnostic original de suivi in situ par spectroscopie Raman développé en collaboration avec le CEMHTI. Dans le cas d’un tapis de NTC de 10 µm de haut, des performances électrique (⍴ = 10⁻⁵ Ω.m), thermique (λth = 40-60 W.m⁻¹.K⁻¹), et mécanique (E = 480 GPa) comparables aux alliages métalliques ont été établies. Enfin, nous avons été capables d’assembler les substrats de la microélectronique et les NTC par un procédé de thermocompression. / The work presented in this thesis was a scientific cooperation between the society ST Microelectronics in Tours, the laboratories of LMR and CEMHTI within the framework of the project Région Centre “ConnectiC”. The main issue of that project concerns the interconnections for the future generation of integrated circuits. In comparison with the current interconnection technologies on metallic alloys as connectors; the integration of carbon nanotubes (CNT) as connector in power microelectronics would limit effects of overheating in the chip-structure due to their interesting transport properties. CNT can provide at the same time good electrical, thermal conduction characteristics and can be a mechanical support of chip packages. The aims of this work were: firstly, obtain a reproducible growth process of vertically aligned CNT on different kinds of substrate; secondly: to elaborate a test vehicle with CNT interconnects allowing the electrical, thermal and mechanical characterization. The experimental method used herein for synthesis of CNT interconnects combines the catalyst deposition (Ni, Fe), the structuration by both means of hydrogen plasma treatment and thermal annealing, and a RF PECVD method using ethylene and hydrogen for the CNT growth. Optimal reproducible conditions were found using a novel in situ Raman spectroscopy diagnostic developed in collaboration with the CEMHTI. The carpet of CNT (height of 10 µm) produced presents the electrical (⍴ = 10⁻⁵ Ω.m), thermal (λth = 40-60 W.m⁻¹.K⁻¹), and mechanical (E = 480 GPa) performances comparable with the metallic. Finally, by means of thermocompression, we assembled CNT on substrates from the microelectronics.

La miniaturisation des composants et l’amélioration des performances des circuits intégrés (ICs) sont dues aux progrès liés au procédé de fabrication. Malgré le nombre de technologie existante, la technologie CMOS est la plus utilisée. Dans le cadre du développement de la technologie CMOS 90nm à double niveau de poly, des recherches sur l’introduction de techniques innovantes de procédé de fabrication et d’une nouvelle architecture de transistor MOS à tension de seuil ajustable ont été menées dans le but d’améliorer les performances des ICs. Une première étude sur l’implémentation des effets de pointe dans les ICs, en particulier pour les mémoires non volatiles est entreprise. Un nouveau procédé de fabrication permettant d’obtenir des pointes dans un matériau est proposé. Il est démontré le gain en courant tunnel obtenu sur une structure pointue par rapport à une structure plane. Une seconde étude est orientée sur le développement d’une nouvelle technique de « patterning ». Les techniques de « patterning » permettent de réduire les dimensions de la photolithographie sans utiliser de masque ayant des dimensions agressives. Les avantages de cette nouvelle technique aux niveaux de sa mise en œuvre et de la suppression des problèmes d’alignement sont présentés. Une dernière étude sur le développement d’un transistor à tension de seuil ajustable est développée. Il est démontré l’avantage de ce composant par rapport aux autres composants à tension de seuil ajustable. La réalisation du modèle et des premières simulations électriques de circuit élémentaire à base de se composant sont présentés. L’amélioration de certaines performances des circuits élémentaire est démontrée. / The component miniaturization and the circuit performance improvement are due to the progress related to the manufacturing process. Despite the number of existing technology, the CMOS technology is the most used. In the 90nm CMOS technology development, with a double poly-silicon level, the research on the introduction of innovative manufacturing process techniques and a new architecture of MOS transistor with an adjustable threshold voltage are carried out to improve the integrated circuit performances. A first study, on the peak effect implementation in the integrated circuits, particularly in the non-volatile memories is undertaken. A new process to obtain a peak effect in a material is proposed. It is shown the tunnel current gain obtained on a peak structure compared with a planar structure. A second study is focused on the development of a new patterning technique. The patterning techniques allow to reduce the photolithography dimensions without using an aggressive mask. The advantages of this new technique in terms of its implementation and the suppression of alignment problems are presented. A last study on the development of a MOS transistor with an adjustable threshold voltage is developed. It is shown the advantage of this component relative to the other components with an adjustable threshold voltage. The model implementation and the first electrical simulations of elementary circuits composed with this new component are presented. The performance improvement of some elementary circuits is demonstrated.