Conselho Nacional de Desenvolvimento Científico e Tecnológico / The power consumption reduction in the fast Fourier transform (FFT) is important because applications in battery-powered embedded systems grows daily. Thus this work focuses on the application of techniques to reduce power in specific projects of FFT algorithms. The goal is to achieve an architectural exploration in the FFT core, the decimation in time butterfly radix-2 and the efficient implementation of arithmetic operators in the internal structure of this butterfly. The techniques applied to the butterfly are aimed at reducing power consumption through architectural exploration and data encryption. Five different butterfly topologies are shown, one of those, proposed in this work uses three real multipliers, and is based on the previous storage of the product of real and imaginary values of the twiddle factors. The advantage of this topology is the possibility of using 4:2 adder compressors, which performs the sum of four operands simultaneously with reduced critical path. These adder compressors have XOR gates in the critical path, is proposed in this paper a new XOR gate circuit, which is based on the use of pass transistors logic. This new XOR gate circuit has been applied to adder compressors 3:2 and 4:2, which are applied to adders blocks of the butterflies. Digital circuits have been developed in hardware description language and some in the electrical schematic level. Results of area, power consumption and cell count in the logic synthesis in 180nm at 100MHz and 20MHz with switching activity analysis for 10,000 random input vectors were obtained for this work. The electrical level simulations in an environment of mixed digital and analog signals were also performed to the evaluation of the compressors with new topology of XOR gate. Analyses show that 3:2 adder compressor has lower power consumption using the new XOR gate circuit. However, the same conclusion was not achieve in relation to the 4:2 adder compressor which has a lower power consumption using the CMOS XOR gate. Butterfly structures evaluated uses a significant amount of arithmetic operators in their internal structures, so was used different design strategies for implementation. Initially was used the arithmetic operators of automatic synthesis tool (Cadence). After, used dedicated arithmetic operators (adder compressors with the new XOR gate circuit, RNS adders and array multipliers). The results show that butterflies have lower power consumption with the use of adder compressors in their internal structures. / A redução no consumo de potência na transformada rápida de Fourier (FFT) é importante pois sua aplicação cresce em sistemas embarcados movidos à bateria. Sendo assim este trabalho tem como foco a aplicação de técnicas de redução de potência para projetos específicos de algoritmos da FFT. O objetivo é realizar uma exploração arquitetural no elemento central de cálculo da FFT, borboleta na base 2 com decimação no tempo, bem como a aplicação de operadores aritméticos eficientes na estrutura interna desta borboleta. As técnicas aplicadas à borboleta têm por objetivo a redução do consumo de potência através de exploração arquitetural e codificação de dados. São apresentadas cinco diferentes topologias de borboleta, sendo uma destas, proposta no âmbito deste trabalho utilizando três multiplicadores reais é baseada no armazenamento prévio do produto dos valores real e imaginário dos coeficientes. A vantagem desta topologia é a possibilidade do uso de somadores compressores 4:2, que realiza a soma simultânea de quatro operandos, com reduzido caminho crítico. Como estes somadores compressores apresentam portas XOR no caminho crítico, é proposta neste trabalho uma nova porta XOR, que é baseada no uso de transistores de passagem. Esta nova porta lógica XOR foi aplicada em somadores compressores 3:2 e 4:2, que são aplicados nos blocos somadores das borboletas. Os circuitos digitais foram desenvolvidos em linguagem de descrição de hardware e alguns em esquemáticos de nível elétrico. Resultados de área, potência e contagem de células na síntese lógica em 180nm a 100MHz e 20MHz com análise de atividade de chaveamento para 10.000 vetores aleatórios de entrada foram obtidos e simulações no nível elétrico em um ambiente de sinais digitais e analógicos misto também foram realizadas para a avaliação dos compressores com a nova topologia de porta XOR. As análises mostram que os somadores compressores 3:2 apresentam menor consumo de potência com o uso da nova porta XOR. Entretanto, o mesmo não se observa em relação ao compressor 4:2 que apresenta um menor consumo de potência utilizando a porta XOR CMOS. Como as estruturas de borboleta avaliadas utilizam uma quantidade significativa de operadores aritméticos nas suas estruturas internas, foram utilizadas diferentes estratégias de projeto para as suas implementações. Inicialmente foram utilizados os operadores aritméticos da ferramenta de síntese automática (Cadence). Após, foram utilizados operadores aritméticos dedicados (somadores compressores com a nova porta XOR, somadores RNS e multiplicadores array). Os resultados mostram que as borboletas apresentam menores consumos de potência com o uso dos somadores compressores em suas estruturas.

Les systèmes intégrés sont souvent des systèmes hétérogènes avec des contraintes fortes de consommation électrique. Ils embarquent aujourd'hui des actionneurs, des capteurs et des unités pour le traitement du signal. Afin de limiter l'énergie consommée, ils peuvent tirer profit des techniques évènementielles que sont l'échantillonnage non uniforme et l'électronique asynchrone. En effet, elles permettent de réduire drastiquement la quantité de données échantillonnées pour de nombreuses classes de signaux et de diminuer l'activité. Pour aider les concepteurs à développer rapidement des plateformes exploitant ces deux techniques évènementielles, nous avons élaboré un flot de conception nommé ALPS. Il propose un environnement permettant de déterminer et de simuler au niveau algorithmique le schéma d'échantillonnage et les traitements associés afin de sélectionner les plus efficients en fonction de l'application ciblée. ALPS génère directement le convertisseur analogique/numérique à partir des paramètres d'échantillonnage choisis. L'élaboration de la partie de traitement s'appuie quant à elle sur un outil de synthèse de haut niveau synchrone et une méthode de désynchronisation exploitant des protocoles asynchrones spécifiques, capables d'optimiser la surface et la consommation du circuit. Enfin, des simulations au niveau porteslogiques permettent d'analyser et de valider l'énergie consommée avant de poursuivre par un flot classique de placement et routage. Les évaluations conduites montrent une réduction d'un facteur 3 à 8 de la consommation des circuits automatiquement générés. Le flot ALPS permet à un concepteur non-spécialiste de se concentrer sur l'optimisation de l'échantillonnage et de l'algorithme en fonction de l'application et de potentiellement réduire d'un ou plusieurs ordres de grandeur la consommation du circuit. / Integrated systems are mainly heterogeneous systems with strong powerconsumption constraints. They embed actuators, sensors and signalprocessing units. To limit the energy consumption, they can exploitevent-based techniques, namely non-uniform sampling and asynchronouscircuits. Indeed, they allow cutting drastically the amount of sampleddata for many types of signals and reducing the system activity. To helpdesigners in quickly developing platforms that exploit those event-basedtechniques, we elaborated a design framework called ALPS. It proposes anenvironment to determine and simulate at algorithmic level the samplingscheme and the associated processing in order to select the mostefficient ones depending on the targetted application. ALPS generatesdirectly the analog-to-digital converter based on the chosen samplingparameters. The elaboration of the processing unit uses a synchronoushigh-level synthesis tool and a desynchronization method that exploitsspecific asynchronous protocols to optimize the circuit area and powerconsumption. Finally, gate-level simulations allow analyzing andvalidating the energy consumption before continuing with a standardplacement and routing flow. The conducted evaluations show a reductionfactor of 3 to 8 of the consumption of the automatically generatedcirctuis. The flow ALPS allow non-specialists to concentrate on theoptimization of the sampling and the processing in function of theirapplication and to reduice the circuit power consumptions by one toseveral orders of magnitude.

L'impédance d'entrée d'une antenne miniature est fortement affectée par des facteurs environnementaux à l'origine de pertes de puissance réduisant l'efficacité énergétique des têtes radiofréquences dans les applications RF, en particulier dans la télémétrie des implants cardiaques. Le but de mes études est de développer une unité de calibration d'impédance d'antenne très faible consommation capable d'adapter toute variation de l'impédance d'entrée de l'antenne à l'impédance de la source radiofréquence. La première partie de mon étude est axée sur la conception au niveau système d'une approche nouvelle de calibration automatique du système. Un réseau d'adaptation automatique d'impédance sans coupleur et fonctionnant de façon directe est étudié et permet d'optimiser la taille du dispositif, la vitesse de l'adaptation, la consommation d'énergie et les performances globales. Deuxièmement, une nouvelle méthode de synthèse du réseau d'adaptation variable est proposée pour réduire fortement la complexité globale de l'algorithme d'adaptation. La troisième partie de mon étude est axée sur la fabrication d'un démonstrateur hybride fonctionnant dans la bande médicale MICS afin de valider le concept auto adaptatif d'impédance. Un banc expérimental qui comprend une antenne immergée dans son milieu connectée au démonstrateur piloté par un microcontrôleur a été mis en place et a permis d'atteindre un coefficient de réflexion jusqu'à -30dB avec un temps de calibration inférieur à 1ms. La dernière partie de mon travail consiste à concevoir le circuit d'adaptation automatique d'impédance d'antenne très faible consommation fonctionnant dans la bande ISM 2.4GHz en utilisant la technologie CMOS 0.13um. / Antenna input impedance is highly affected by environmental factors increasing the losses or reducing the power efficiency of the radiofrequency transceiver in many RF applications such as in implantable pacemaker device telemetry. The purpose of my study is to develop a low power fully integrated antenna-impedance tuning unit to match any variation of the antenna impedance to the source. The first part of my study is focused on the system-level design of a new approach to automatically match the system. A couplerless single step automatic matching network is investigated to optimize the die size, the speed, the power consumption and the overall performance. Second, a new method for synthesizing an automatic matching network is developed reducing strongly the overall complexity of the matching algorithm. The third part of my study is focused on the fabrication of a hybrid demonstrator operating at the Medical Implantable Communication Service (MICS) frequency band to validate the concept. An experimental set-up including the antenna tuning unit, a microcontroller and a pacemaker antenna connected to the demonstrator was done achieving a reflection coefficient up to -30dB, an overall tuning time less than 1ms. The last part of my work is to design the entire automatic matching network circuit in 0.13um CMOS technology including a front-end transceiver designed under ultra low power constraints and operating at 2.4GHz ISM frequency band. The additional items overall power consumption is less than 1.5mW under 1.2V supply voltage.

Optimisation of Performance Metrics of Embedded Hard Real-Time Systems using Software/Hardware Parallelism. Nowadays, embedded systems are part of our daily lives.Some of these systems are called safetycritical and have strong requirements in terms of safety and reliability.Additionally, these systems must have a long autonomy, good performance and minimal costs.Finally, these systems must exhibit predictable behaviour and provide their results within firm deadlines.When these different constraints are combined in the requirement specifications of a modern product, classic design techniques making use of single core platforms are not sufficient.Academic research in the field of real-time embedded systems has produced numerous techniques to exploit the capabilities of modern hardware platforms.These techniques are often based on using parallelism inherently present in modern hardware to improve the system performance while reducing the platform power dissipation.However, very few systems existing on the market are using these state-of-the-art techniques.Moreover, few of these techniques have been validated in the context of practical experiments.In this thesis, we realise the study of operating system level techniques allowing to exploit hardware parallelism through the implementation of parallel software in order to boost the performance of target applications and to reduce the overall system energy consumption while satisfying strict application timing requirements.We detail the theoretical foundations of the ideas applied in the dissertation and validate these ideas through experimental work.To this aim, we use a new Real-Time Operating System kernel written in the context of the creation of a spin-off of the Université libre de Bruxelles.Our experiments are based on the execution of applications on the operating system which run on a real-world platform for embedded systems.Our results show that, compared to traditional design techniques, using parallel and power-aware scheduling techniques in order to exploit hardware and software parallelism allows to execute embedded applications with substantial savings in terms of energy consumption.We present future and ongoing research work that exploit the capabilities of recent embedded platforms.These platforms combine multi-core processors and reconfigurable hardware logic, allowing further improvements in performance and energy consumption. / Optimisation de Métriques de Performances de Systèmes Embarqués Temps Réel Durs par utilisation du Parallélisme Logiciel et Matériel. De nos jours, les systèmes embarqués font partie intégrante de notre quotidien.Certains de ces systèmes, appelés systèmes critiques, sont soumis à de fortes contraintes de fiabilité et de robustesse.De plus, des contraintes de coûts, d’autonomie et de performances s’additionnent à la fiabilité.Enfin, ces systèmes doivent très souvent respecter des délais très stricts de façon prédictible.Lorsque ces différentes contraintes sont combinées dans le cahier de charge d’un produit, les techniques classiques de conception consistant à utiliser un seul cœur d’un processeur ne suffisent plus.La recherche académique dans le domaine des systèmes embarqués temps réel a produit de nombreuses techniques pour exploiter les plate-formes modernes.Ces techniques sont souvent basées sur l’exploitation du parallélisme inhérent au matériel pour améliorer les performances du système et la puissance dissipée par la plate-forme.Cependant, peu de systèmes existant sur le marché exploitent ces techniques de la littérature et peu de ces techniques ont été validées dans le cadre d’expériences pratiques.Dans cette thèse, nous réalisons l’étude des techniques, au niveau du système d’exploitation, permettant l’exploitation du parallélisme matériel par l’implémentation de logiciels parallèles afin de maximiser les performances et réduire l’impact sur l’énergie consommée tout en satisfaisant les contraintes temporelles strictes du cahier de charge applicatif. Nous détaillons les fondements théoriques des idées qui sont appliquées dans la dissertation et nous les validons par des travaux expérimentaux.A ces fins, nous utilisons le nouveau noyau d’un système d’exploitation écrit dans le cadre de la création d’une spin-off de l’Université libre de Bruxelles.Nos expériences, basées sur l’exécution d’applications sur le système d’exploitation qui s’exécute lui-même sur une plate-forme embarquée réelle, montre que l’utilisation de techniques d’ordonnancement exploitant le parallélisme matériel et logiciel permet de larges économies d’énergie consommée lors de l’exécution d’applications embarquées.De futurs travaux en cours de réalisation sont présentés.Ceux-ci exploitent des plate-formes innovantes qui combinent processeurs multi-cœurs et matériel reconfigurable, permettant d’aller encore plus loin dans l’amélioration des performances et les gains énergétiques. / Doctorat en Sciences / info:eu-repo/semantics/nonPublished

Le travail de thèse a consisté, en priorité, à s’approprier les technologies d’intégration verticale en usage dans l’industrie pour réaliser des mémoires à plusieurs étages, et à en évaluer l’apport pour les capteurs à pixel CMOS (CPS). Cette approche s’appuie sur la capacité de l’industrie à interconnecter des puces amincies empilées les unes sur les autres. Elle ouvre la perspective d’associer plusieurs microcircuits superposés à un même pixel, en dépits de sa taille réduite. L’interconnexion est donc réalisée au niveau du pixel. Ce saut technologique permet de lever la majorité des obstacles à l’obtention de performances optimales des CPS. On peut en particulier combiner des puces réalisées dans des technologies CMOS très différentes, chacune optimale pour une fonctionnalité précise. La collection des charges du signal peut ainsi être réalisée dans une couche dédiée, les microcircuits de conditionnement analogique des signaux peuvent être concentrés dans une autre couche, une troisième couche pouvant héberger les parties numériques assurant la compression puis la transmission des signaux, etc. Ce progrès se traduit notamment par la possibilité de combiner haute résolution spatiale et lecture rapide, avec une amélioration probable de la tolérance aux rayonnements intenses.On s’affranchit de cette manière des limitations provenant des paramètres de fabrication des fondeurs, qui ne permettent pas à l’heure actuelle, de pleinement exploiter le potentiel des CPS à l’aide d’une technologie CMOS unique. / The thesis has been a priority as taking ownership of vertical integration technologies used in the industry to realize a multistage development, and to evaluate the contributions on CMOS pixel sensors (CPS). 3D integration technologies (3DIT) provide a way to mitigate this hampering correlation between speed and resolution, since they allow to staple layers of readout circuitry on top of the sensing layer, which results in a drastic increase of the functionalities located in (the shadow of) each pixel. A multi-layer structure allows for a higher spatial resolution because more and more transistors may be integrated vertically in a relatively small pixel. Moreover, bringing the components of the sensor closer to each other translates in a faster readout, owing to the reduction in the average length of the inner connecting wires. Vertical integration also opens up the possibility of combining different technologies best suited to each of the sensor main functionalities (signal sensing, analog and digital signal processing and transmission). It overcomes the limitations in this way from the foundry manufacturing parameters, which do not allow to fully exploit the potential ofCPS with a single CMOS technology. 3D-CPS are thus expected to overcome most of the limitations of standard 2DCPS, and are therefore suspected to over new perspectives for the innermost layer of the ILC vertex detector.

Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / This thesis aims to present the design and development of an Energy Harvesting (EH) circuit applied to wireless sensor networks (WSN), especially those that perform functions in lighting systems, such as monitoring or control. The primary function of an Energy Harvesting system is to convert, condition and manage energy from an available source in the environment, in order to power low power consumption devices, which usually would be fed by batteries. The most used energy sources in EH systems are solar, wind, electromagnetic waves, mechanical vibration and thermal differences. Thus Energy Harvesting is an alternative to increase the autonomy or even eliminate the use of batteries for portable, implanted or remote located devices. Initially, an analysis of the most appropriate energy sources to power wireless sensors networks is performed, taking into aspects such as energy density, advantages and disadvantages. Subsequently, the proposed EH circuit is developed and tested. One of the specific objectives is that the EH proposed circuit is capable to being adapted for different energy sources. The proposed circuit consists of two stages, the first is a pre-amplifier and rectifier based on Villard multiplier. The second stage consists of a low-power boost converter with a synthesized inductor. The circuit is able to operate with minimum input voltages about 0.3 V, reaching maximum output of 5 V and 100mW of power. / A presente dissertação tem por objetivo apresentar a concepção e o desenvolvimento de um circuito Energy Harvesting (EH) aplicado a redes de sensores sem fio, notadamente aquelas que desempenham funções relacionadas a sistemas de iluminação, como por exemplo, monitoramento ou controle. A função primordial de um sistema EH é obter, converter, condicionar e gerenciar energia proveniente de uma fonte disponível no meio ambiente, de modo que esta alimente dispositivos de baixo consumo que usualmente seriam alimentados através de pilhas ou baterias. As fontes de energia mais empregadas para sistemas EH são solar, eólica, ondas eletromagnéticas, diferenças térmicas e vibrações mecânicas. Desse modo, Energy Harvesting é uma alternativa para o aumento da autonomia ou mesmo da eliminação do uso de baterias para dispositivos portáteis, implantados, ou dispositvos que se encontram locais remotos. Inicialmente, uma análise das fontes de energia mais propícias para a alimentação de uma rede de sensores sem fio é realizada, tendo em vista aspectos como densidade de energia, vantagens e desvantagens. Posteriormente, a topologia de circuito EH proposta é desenvolvida e testada. Um dos objetivos específicos é que o circuito EH proposto possa ser adaptado para diferentes fontes de energia. O circuito proposto é composto por dois estágios, o primeiro, é um pré-amplificador e retificador, baseado no multiplicador de Villard. O segundo estágio é composto por um conversor Boost de baixa potência, cuja indutância é sintetizada por meio de um circuito do tipo Gyrator. O circuito é capaz de operar com tensões de entrada mínima de 0,3 V, atingindo saída máxima de 5 V e 100 mW de potência.

Ce travail constitue une contribution à l’étude de la synergie entre le vieillissement accéléré et l’évolution de la robustesse aux évènements singuliers pour les technologies MOS avancées. Ce manuscrit expose le travail fait autour de la Caractérisations des mécanismes de dégradation NBTI, HCI, TDDB et Electromigration sur les structures de tests conçues dans le véhicule de test NANOSPACE en technologie CMOS LP 65 nm. Il décrit aussi l’évaluation de la robustesse face aux évènements singuliers après un vieillissement de type NBTI sur les chaines de portes logiques (inverseurs, NOR, bascules D). Cette dernière partie nous a permis de démontrer que le vieillissement de type NBTI améliore la robustesse face aux SET dans ce cas d’étude. / This work is a contribution to the study of the synergy between accelerated aging and the evolution of robustness to single event effects for advanced MOS technologies.This manuscript describes the work done around the characterization of degradation mechanisms NBTI, HCI, TDDB and Electromigration on test structures designed in the NANOSPACE test vehicle on CMOS 65 nm Low Power technology. It also describes the evaluation of the robustness to Single Events Effects after NBTI aging on chains of logic gates (inverters, NOR, D flip-flops). This last part allows to show that the NBTI aging improves the robustness to SET in this case of study.

Cette thèse s’inscrit dans le contexte d’alimentation des systèmes électroniques portables à faible puissance (1W environ) et fonctionnant sous faible tension. Avec la demande croissante pour la conversion d’énergie dans ces systèmes, l’intégration et la miniaturisation du convertisseur DC-DC devient une zone d’intérêt fort. Des recherches récentes ont montré des convertisseurs avec des fréquences de commutation pouvant atteindre 100 MHz. Pour de faibles niveaux de tension (1 V) et des puissances aux environs du Watt, les valeurs d’inductance de lissage de ces convertisseurs envisagées sont de l’ordre d’une centaine de nanoHenry. Ceci relance l’intérêt d’étudier l’intégration des composants passifs de dimensions millimétriques au sein d’un même boîtier avec les parties actives. Dans ce contexte, les travaux présentés dans ce manuscrit sont abordés par la conception d’inductances planaires en forme de spirale avec un noyau magnétique. Les simulations ont permis d’analyser les liens entre les paramètres géométriques et les paramètres électriques de l’inductance pour établir une structure d’inductance optimale en fonction de la limite de la technologie de réalisation. Une inductance planaire prise en sandwich entre deux couches de matériau magnétique est proposée. Les simulations ont montré l’intérêt de réaliser un tel composant. Sa structure présente plusieurs avantages, elle permet d’augmenter considérablement la valeur d’inductance tout en gardant le même encombrement par rapport à une inductance sans noyau magnétique. Elle permet également de réduire les perturbations électromagnétiques avec les composants environnants. Un procédé technologique de réalisation des inductances, basé sur la croissance électrolytique de cuivre à température ambiante, a été développé et optimisé pour valider les modélisations précédentes. Ce procédé est reproductible et permet une fabrication collective de composants. Un banc de caractérisation impédance métrique a également été conçu afin de déterminer les limites du fonctionnement fréquentiel des composants réalisés et de valider les performances de ces derniers. Ce travail propose une solution pour la réalisation de la puce active sur l’inductance dans le cadre d’un SOC (System-On-Chip). Il souligne par ailleurs l’importance de l’intégration pour l’électronique de faible puissance / The work in this thesis contributes to the domain of low power (1W approximately) portable electronic systems. These systems require integrated and miniaturized of DC-DC converters. Recent studies have demonstrated converters with high switching frequency as high as 100 MHz, requiring smaller passive components. For low voltage values (1V approximately) and 1 watt output power, the inductance value of these converter filters is about a hundred nanoHenry. Such inductors can be integrated on a millimetric scale in the same package as the active die. In this context, the work presented in this thesis starts with the design of planar spiral inductors with a magnetic core. Simulations allowed to analyze the relation between geometrical and electrical parameters of the inductor in order to design an optimal inductor. A planar inductor sandwiched between two layers of magnetic material is proposed. Simulations showed the advantages of fabricating of such component. Its structure allows to increase the inductance value without modifying the inductor’s surface compared to a coreless inductor. It also allows to reduce the electromagnetic interferences with the rest of the circuit. A technological process for the fabrication of the inductors has been developed and optimized in order to valid the previous design. This process is based on copper electroplating technique which is compatible with a repeatable and a mass fabrication of inductors. A characterization bench was also developed in order to determine the operating frequency limits of the fabricated components as well as to validate their performance. This work offers a solution for the realization of the active chip on the inductor (SOC, System- On-Chip). It also emphasizes the importance of the integration for low power electronics

Les progrès réalisés durant ces dernières années dans le domaine de la microélectronique et notamment vis-à-vis de l’augmentation exponentielle de la densité d’intégration des composants et des systèmes a participé activement à l’apparition et au développement de systèmes portables communicants de plus en plus performants et polyvalents. La R&D dans les technologies de stockage d’énergie n’a pas suivi cette tendance d’évolution très rapide ; ce qui constitue un handicap majeur dans les évolutions futures des systèmes portables. La transmission d’énergie sans fils sur des distances considérables (plusieurs dizaines de mètres) grâce aux microondes constitue une solution très prometteuse pour pallier aux problèmes d’autonomie dans le cas des systèmes sans fils communicants. De plus, du fait de l’omniprésence des ondes électromagnétiques dans notre environnement avec des niveaux plus ou moins importants, la récupération et l’exploitation de cette énergie libre est également possible. La rectenna (Rectifying Antenna) est le dispositif permettant de capter et de convertir une onde électromagnétique en une tension continue. Plusieurs travaux de thèse axés sur l’étude et l’optimisation de la rectenna ont été réalisés au sein du laboratoire. Ces travaux avaient montré que pour des faibles niveaux de champs les tensions délivrées par la rectenna sont généralement très faibles et inexploitables. Aussi, comme la majorité des micro-sources d’énergie et à cause de son impédance interne, les performances de la rectenna dépendent fortement de sa charge de sortie. Ainsi, le développement d’un système d’interfaçage de la rectenna est nécessaire afin de pallier ces manquements inhérents du convertisseur RF/DC. Ce genre de système d’interfaçage est généralement absent dans la littérature à cause des faibles niveaux de puissance exploités. Par conséquent, la rectenna est très souvent utilisée tel quelle ; ce qui limite fortement le champ applicatif. Dans ce projet de recherche, un système de gestion énergétique de la rectenna complètement autonome a été conçu, développé et optimisé afin de garantir les performances optimales de la rectenna quelques soient les fluctuations de la puissance d’entrée et celles de la charge de sortie. Le circuit d’interfaçage permet également de fournir à la charge des niveaux de tension utilisables. Le système réalisé est basé tout d’abord sur l’utilisation d’un convertisseur DC/DC résonant pouvant fonctionner d’une manière complètement autonome à partir de niveaux très bas de la tension et de la puissance de la source. Ce convertisseur permet donc de garantir l’autonomie du système en éliminant la nécessité d’une source d’énergie auxiliaire. A cause de ses faibles performances énergétiques, ce convertisseur ne sera utilisé que durant la phase de démarrage. L’efficacité du système en termes de rendement énergétique et d’adaptation d’impédance est garantie grâce à l’utilisation d’un convertisseur Flyback fonctionnant dans son régime de conduction discontinu. Ainsi, une adaptation d’impédance très efficace est réalisée entre la rectenna et la charge de sortie. Ce convertisseur principal fonctionnera durant le régime permanent. Les deux convertisseurs ont été optimisés pour des niveaux de tension et de puissance aussi bas que quelques centaines de mV et quelques μW respectivement. Des mesures expérimentales réalisées sur plusieurs prototypes ont démontré le bon fonctionnement et les excellentes performances prédites par la procédure de conception ; ce qui nous permet de valider notre approche. De plus, les performances obtenues se distinguent parfaitement vis-à-vis de l’état de l’art. Enfin, en fonction de l’application désirée, plusieurs synoptiques d’association des deux structures sont proposés. Ceci inclut également la gestion énergétique de la charge de sortie. / Latest advancements in microelectronic technologies and especially with the exponential increase of components and devices integration density have yield novel high technology and polyvalent portable systems. Such polyvalent communication devices need more and more available energy. Nonetheless, research in energy storage technology did not evolve with a similar speed. This constitutes a substantial handicap for the future evolution of portable devices. Wireless energy transfer through large distances such as tens of meters using microwaves is a very promising solution in order to deal with the autonomy problem in portable devices. In addition, since electromagnetic waves are ubiquitous in our environment, harvesting and using this free and available energy is also possible. Rectenna (Rectifying Antenna) is the device that allows to collect and to convert an electromagnetic wave into DC power. Several thesis research projects focusing on studying and optimizing the rectenna was carried-out into the Ampere laboratory. It has been shown that for a low level of the electromagnetic field the voltage provided by the rectenna is ultra-low and thus impractical. Further, as it is the case for the majority of energy harvesting micro-sources, the performances of the rectenna depend highly with the loading conditions. So, the development of an interfacing circuit for the rectenna is a necessary task in order to relieve the RF/DC converter inherent flaws. As it is pointed out into the literature, such power management circuit is in most cases absent due to the ultra-low power levels. In most cases, the rectenna is used as it; which reduces strongly the applications area. Within this research project, an ultra-low power and fully-autonomous power management system dedicated to rectennas was developed and optimized. It allows to guarantee highest performances of the rectenna whatever are the fluctuation of the input power level and the output load conditions. In addition, this power management system allows to provide a conventional voltage level to the load. The first part of the developed system is composed by a resonant DC/DC converter which plays the role of start-up circuit. In this case, no external energy source is required even with low voltage and ultra-low power source conditions. Because of its general poor energetic performances, this resonant converter will be used only during the start-up phase. The second part of the developed system is composed by a Flyback converter operating in its discontinuous conduction mode. Using this mode, the converter realizes static and very effective impedance matching with the rectenna in order to extract the maximum available power whatever are the input and the output conditions. Furthermore, thanks to the optimization procedure, the converter shows excellent efficiency performances even for μW power levels based on a discrete demonstrator. Finally, the converter provides conventional voltage levels allowing to power standard electronics. Experimental tests based on discrete prototypes for the both converters show distinguish results for the start-up voltage, the impedance matching effectiveness and the efficiency as regard to the state of the art.

L’accroissement du champ d’application et de la performance des microcontrôleurs s’accompagne d’une augmentation de la puissance consommée limitant l’autonomie des systèmes nomades (smartphones, tablettes, ordinateurs portables, implants biomédicaux, …). L’étude menée dans le cadre de la thèse, consiste à réduire la consommation dynamique des circuits fabriqués en technologie CMOS 80 nm avec mémoire non-volatile embarquée (e-NVM) ; à travers l’amélioration des performances des transistors MOS. Pour augmenter la mobilité des porteurs de charge, des techniques de fabrication utilisées dans les nœuds les plus avancés (40 nm, 32 nm) sont d’abord étudiées en fonction de différents critères (intégration, coût, gain en courant/performance). Celles sélectionnées sont ensuite optimisées et adaptées pour être embarquées sur une plate-forme e-NVM 80 nm. L’étape suivante est d’étudier comment transformer le gain en courant, en gain sur la consommation dynamique, sans dégrader la consommation statique. Les approches utilisées ont été de réduire la tension d’alimentation et la largeur des transistors. Un gain en consommation dynamique supérieur à 20 % est démontré sur des oscillateurs en anneau et sur un circuit numérique conçu avec près de 20 000 cellules logiques. La méthodologie appliquée sur le circuit a permis de réduire automatiquement la taille des transistors (évitant ainsi une étape de conception supplémentaire). Enfin, une dernière étude consiste à optimiser la consommation, les performances et la surface des cellules logiques à travers des améliorations de conception et une solution permettant de réduire l’impact de la contrainte induite par l’oxyde STI. / The increase of the scope of application and the performance of microcontrollers is accompanied by an increase in power consumption reducing the life-time of mobile systems (smartphones, tablets, laptops, biomedical implants, …). Here, the work consists of reducing the dynamic consumption of circuits manufactured in embedded non-volatile memories (e-NVM) CMOS 80 nm technology by improving the performance of MOS transistors. In order to increase the carriers’ mobility, manufacturing techniques used in the most advanced technological nodes (40 nm, 32 nm) are firstly studied according to different criteria (process integration, cost, current/performance gain). Then, selected techniques are optimized and adapted to be used on an e-NVM technological platform. The next step is to study how to transform the current gain into dynamic power gain without impacting the static consumption. To do so, the supply voltage and the transistor widths are reduced. Up to 20 % in dynamic current gain is demonstrated using ring oscillators and a digital circuit designed with 20,000 standard cells. The methodology applied on the circuit allows automatic reduction to all transistor widths without additional design modifications. Finally, a last study is performed in order to optimize the consumption, the performance and the area of digital standard cells through design improvements and by reducing the mechanical stress of STI oxide.