Etude des PLA CMOS. Les 4 aspects suivants sont développés : ― performance électrique: spécification d'évaluation électrique et temporelle de PLA par une technique hybride estimation-simulation basée sur la recherche du chemin critique d'E/S dans le PLA; ― distribution des types de pannes en fin de fabrication et leurs manifestations électriques et logiques. Une approche vers le test de PLA CMOS est également présentée; ― amélioration du rendement de fabrication par la conception de PLA reconfigurable (ajout de lignes supplémentaires; ― partitionnement de PLA en vue de réduire la surface, le temps de réponse, et de faciliter la reconfiguration et l'interconnexion avec les blocs voisins

La nécessité d'une conception sûre et descendante des circuits intégrés VLSI est reconnue. Etude des propriétés statiques et dynamiques des dessins de masques des principaux blocs du circuit intégré en technologie CMOS. La méthode proposée est une conception par affinements successifs des spécifications. On distingue: le choix des algorithmes, le choix du chemin de données associé aux blocs fonctionnels. Les validation partielles de conception sont faites par analyse et simulation

Discussion des termes clés des langages de description; nécessité d'une sémantique matérielle. Le langage IRENE sert à la description comportemental et structurelle des circuits intégrés VLSI. Principes du simulateur fonctionnel du langage IRENE, des outils de synthèse KARENE et MACSIM et d'une interface avec le compilateur de silicium SYCO. KASRENE assure l'intégration des langages IRENE et KARL. Solution basée sur une organisation centrée objet de la base de données d'un système de conception assistée de VLSI

La filiation est un lien de droit dont la seule donnée biologique ne saurait rendre compte de la richesse et de la complexité. Le droit qui la régit forme un système de preuve qui varie dans le temps et dans l'espace en fonction de l'objectif qu'il poursuit, des contingences politiques et économiques, des influences sociétales et supranationales.Avec l'ordonnance du 4 juillet 2005, il s'est agi d'égaliser et de sécuriser les liens de filiation. Cependant, les rédacteurs n'ont pas instauré d'unification parfaite : il demeure des distinctions entre la maternité et la paternité parfois associées à des distinctions selon qu'il existe ou non un engagement conjugal entre les parents, de même qu'il y a toujours une différence de régime entre la filiation charnelle et la filiation par greffe. Parmi les divergences, il en est (particulièrement dans les domaines qui ont été exclus de la réforme) dont la suppression serait bienvenue au regard de la cohérence du droit. Il en est d'autres dont l'abolition est plus sujette à controverses. Enfin, il en est dont la disparition serait regrettable parce qu'elles témoignent de ce qu'est véritablement La Filiation. On rencontre ces distinctions dans le non contentieux, où leur réduction aurait pour conséquence de faire perdre à la filiation tout aspect symbolique, toute signification. C'est dans une analyse de ces règles qu'il faut rechercher la signification de ce lien. La filiation est un lien social reconnu par le droit, un lien social auquel il est donné valeur juridique.

Le système CADOC est un outil de conception assisté pour circuits VLSI, basé sur le langage CADOC-LD. Présentation du langage CADOC-LD en tenant compte de l'étude du langage de description de matériel CHDL. Application à partir du langage CADOC-LD basée sur les techniques d'exécution symbolique temporisée et de l'intelligence artificielle

Après une revue critique des méthodes de placement existantes, l'étude développe plus précisément les méthodes ascendantes sur trois points: préstructuration logique du réseau à implanter, contraintes topologiques, et prévision de la connectique afin de gérer les ressources critiques. Illustration par un travail pratique, conception d'une méthode et d'un logiciel d'implantation automatisée sur réseau prédiffusé CMOS à une couche d'aluminium. L'utilisation des méthodes de classification pour hiérarchiser les problèmes complexes est introduite pour la formation des agrégats d'éléments à placer

Lors de la conception des circuits intégrés VLSI, les Réseaux Logiques Programmables (P.L.A.) permettent le dessin automatique des masques à partir d'une description logique. La surface occupée par ces PLAs peut, dans certains cas, s'avérer prohibitive; d'où l'intérêt des méthodes d'optimisation topologique de ceux-ci. Après avoir défini les différentes représentations possibles des PLAs, on présente l'état en ce qui concerne l'optimisation topologique des PLAs. La méthode des «Lignes Brisées» est ensuite détaillée en insistant sur les heuristiques choisies ainsi que sur les interactions qui existent entre l'étape d'optimisation et l'étape de tracé des connexions internes. On termine par une présentation globale du système PAOLA d'optimisation topologique et dessin de PLAs

Cette thèse présente des contributions dans les domaines de l'architecture des ordinateurs réalisés sous la forme d'un Circuit Intégré. Un assembleur de silicium, appelé LUBRICK, permet de décrire, dans un langage de programmation, la constitution d'un assemblage hiérarchisé de cellules pour réaliser la description complète des masques d'un Circuit Intégré. La compilation du silicium, discipline qui consiste à déduire les masques d'un circuit en partant d'une description fonctionnelle, est ici abordée sous un angle pratique, avec la présentation d'un compilateur prototype d'une forme de partie contrôle et des présentations de modèles topologiques de parties opératives et de parties contrôle qui servent de cible au compilateur

Le travail présenté dans cette thèse porte sur le domaine de l'aide à la construction du plan de masse de circuits VLSI. Cette construction est basée sur une évaluation topologique prédictive et une approche hiérarchisée. FLOPE est un éditeur interactif permettant la construction d'un plan masse de manière structurée. Il est essentiellement destiné à communiquer avec des évaluateurs existants ou à venir. Son rôle dans la conception hiérarchique est notamment: d'anticiper les problèmes de composition grâce è l'évaluation prévisionnelle de surface, de forme et d'interconnexions lors de l'étape de décomposition; d'absorber souplement les modifications topologiques grâce à un mécanisme de propagation. FLOPE a été implanté en langage CEYX-Le-Lisp

La croissance de la complexité des Circuits Intégrés (CI) conduit à rechercher de nouveaux outils pour la mise au point de CI prototypes. La possibilité de «voir travailler» un circuit en utilisant un Microscopie Electronique à Balayage (MEB) exploité en mode de contraste de potentiel semble être une (la) solution possible. Ce contexte permet en effet de relever les états logiques et électriques au niveau des composants internes (transistors). Les zones à analyser sont choisies par le concepteur, soit sur l'image observée soit à partir de sa description issue des outils de CAO. Dans ce cadre sont présentés ici: le contexte des travaux: l'outil d'Analyse des CI par Microscopie Electronique; l'étude des déformations géométriques et optiques des images obtenues; une proposition de solution en vue de permettre une corrélation entre l'image des circuits et leur description