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41	Contributions à l'étude d'un processeur monolithique 32 bits en technologie CMOS Ouerdani, Abdelaziz 20 June 1986 (has links) (PDF) La nécessité d'une conception sûre et descendante des circuits intégrés VLSI est reconnue. Etude des propriétés statiques et dynamiques des dessins de masques des principaux blocs du circuit intégré en technologie CMOS. La méthode proposée est une conception par affinements successifs des spécifications. On distingue: le choix des algorithmes, le choix du chemin de données associé aux blocs fonctionnels. Les validation partielles de conception sont faites par analyse et simulation Circuit intégré Circuit VLSI Conception assistée Plan masse Algorithme Masque Technologie MOS complémentaire Topologie Méthodologie Assemblage Architecture
42	IRENE : un langage pour la description, simulation et synthèse automatique du matériel VLSI Marine, Souheil 03 February 1986 (has links) (PDF) Discussion des termes clés des langages de description; nécessité d'une sémantique matérielle. Le langage IRENE sert à la description comportemental et structurelle des circuits intégrés VLSI. Principes du simulateur fonctionnel du langage IRENE, des outils de synthèse KARENE et MACSIM et d'une interface avec le compilateur de silicium SYCO. KASRENE assure l'intégration des langages IRENE et KARL. Solution basée sur une organisation centrée objet de la base de données d'un système de conception assistée de VLSI Circuit intégré Circuit VLSI Conception assistée Description Langage ordinateur Simulateur Compilateur Silicium Programme IRENE Programme MACSIM Programme KARENE
43	Test intégré de processeur facilement testable De Choudens, Philippe 14 November 1985 (has links) (PDF) Un test permet d'assurer la sécurité de fonctionnement des circuits VLSI. La première partie montre l'intérêt dans un tel contexte d'un processeur facilement testable; la deuxième partie développe pour de tels microprocesseurs une stratégie de test. Dans la troisième partie est traité le problème de la définition des vecteurs de test des circuits logiques programmables. Développement d'un test pour multiplieur itératif Circuit VLSI Vérification Fiabilité Processeur Microprocesseur Réseau logique programmable Multiplicateur
44	Système CADOC : génération fonctionnelle de test pour les circuits complexes Rarivomanana, Jens A. 28 November 1985 (has links) (PDF) Le système CADOC est un outil de conception assisté pour circuits VLSI, basé sur le langage CADOC-LD. Présentation du langage CADOC-LD en tenant compte de l'étude du langage de description de matériel CHDL. Application à partir du langage CADOC-LD basée sur les techniques d'exécution symbolique temporisée et de l'intelligence artificielle Conception assistée Essai Circuit VLSI Intelligence artificielle Circuit intégré Langage CADOC-LD Exécution symbolique Langage CHDL
45	Implantation automatisée des circuits intégrés sur réseaux prédiffusés CMOS Janati Idrissi, Mohamed Abdou 01 July 1985 (has links) (PDF) Après une revue critique des méthodes de placement existantes, l'étude développe plus précisément les méthodes ascendantes sur trois points: préstructuration logique du réseau à implanter, contraintes topologiques, et prévision de la connectique afin de gérer les ressources critiques. Illustration par un travail pratique, conception d'une méthode et d'un logiciel d'implantation automatisée sur réseau prédiffusé CMOS à une couche d'aluminium. L'utilisation des méthodes de classification pour hiérarchiser les problèmes complexes est introduite pour la formation des agrégats d'éléments à placer Conception assistée Circuit intégré Circuit VLSI Technologie MOS complémentaire Algorithme Tracé graphique Classification Structure hiérarchisée Thèse Métallisation Aluminium Réseau porte Réseau prédiffusé
46	Test fonctionnel des circuits intégrés digitaux Archambeau, Eric 21 October 1985 (has links) (PDF) L'objet de cette thèse est l'étude de deux méthodes de génération automatique de vecteurs de test pour les circuits intégrés digitaux. Après un rappel des problèmes actuels posés par le test des circuits VLSI (partie I), deux méthodes de génération automatique de vecteurs de test adressant deux types différents d'hypothèses de pannes sont présentées: une méthode heuristique de génération de vecteurs (partie II) et une méthode de test pseudo-exhaustif (partie III) Circuit intégré Circuit VLSI Analyse fonctionnement Contrôle automatique Essai Programme ordinateur Détection panne Coût Circuit numérique Thèse Programme REPTIL Programme P.E.T
47	PAOLA : un système d'optimisation topologique de P.L.A Perez Segovia, Tomas 25 October 1985 (has links) (PDF) Lors de la conception des circuits intégrés VLSI, les Réseaux Logiques Programmables (P.L.A.) permettent le dessin automatique des masques à partir d'une description logique. La surface occupée par ces PLAs peut, dans certains cas, s'avérer prohibitive; d'où l'intérêt des méthodes d'optimisation topologique de ceux-ci. Après avoir défini les différentes représentations possibles des PLAs, on présente l'état en ce qui concerne l'optimisation topologique des PLAs. La méthode des «Lignes Brisées» est ensuite détaillée en insistant sur les heuristiques choisies ainsi que sur les interactions qui existent entre l'étape d'optimisation et l'étape de tracé des connexions internes. On termine par une présentation globale du système PAOLA d'optimisation topologique et dessin de PLAs Circuit intégré Circuit VLSI Conception assistée Masque Réseau logique programmable Optimisation Topologie Description Représentation Interconnexion Système PAOLA
48	SILICIEL : Contributions à l'architecture des cicuits intégrés at à la compilation du silicium Schoellkopf, Jean-Pierre 22 April 1985 (has links) (PDF) Cette thèse présente des contributions dans les domaines de l'architecture des ordinateurs réalisés sous la forme d'un Circuit Intégré. Un assembleur de silicium, appelé LUBRICK, permet de décrire, dans un langage de programmation, la constitution d'un assemblage hiérarchisé de cellules pour réaliser la description complète des masques d'un Circuit Intégré. La compilation du silicium, discipline qui consiste à déduire les masques d'un circuit en partant d'une description fonctionnelle, est ici abordée sous un angle pratique, avec la présentation d'un compilateur prototype d'une forme de partie contrôle et des présentations de modèles topologiques de parties opératives et de parties contrôle qui servent de cible au compilateur Circuit intégré Circuit VLSI Architecture Masque Description Langage assembleur Langage ordinateur Technologie MOS Compilateur Silicium Prototype Conception assistée Programme ordinateur Thèse
49	Mécanisme prédictif d'évaluation des caractéristiques géométriques des circuits VLSI Suwardi, Iping Supriana 03 June 1985 (has links) (PDF) Le travail présenté dans cette thèse porte sur le domaine de l'aide à la construction du plan de masse de circuits VLSI. Cette construction est basée sur une évaluation topologique prédictive et une approche hiérarchisée. FLOPE est un éditeur interactif permettant la construction d'un plan masse de manière structurée. Il est essentiellement destiné à communiquer avec des évaluateurs existants ou à venir. Son rôle dans la conception hiérarchique est notamment: d'anticiper les problèmes de composition grâce è l'évaluation prévisionnelle de surface, de forme et d'interconnexions lors de l'étape de décomposition; d'absorber souplement les modifications topologiques grâce à un mécanisme de propagation. FLOPE a été implanté en langage CEYX-Le-Lisp Circuit intégré Conception assistée Circuit VLSI Tracé graphique Masque Topologie Structure hiérarchisée Interconnexion Compilateur Silicium Description Construction modulaire Langage ordinateur Système CAPRI
50	Correction et traitement d'images des circuits VLSI issues d'un microscope électronique à balayage Zolghadrasli, Alireza 22 April 1985 (has links) (PDF) La croissance de la complexité des Circuits Intégrés (CI) conduit à rechercher de nouveaux outils pour la mise au point de CI prototypes. La possibilité de «voir travailler» un circuit en utilisant un Microscopie Electronique à Balayage (MEB) exploité en mode de contraste de potentiel semble être une (la) solution possible. Ce contexte permet en effet de relever les états logiques et électriques au niveau des composants internes (transistors). Les zones à analyser sont choisies par le concepteur, soit sur l'image observée soit à partir de sa description issue des outils de CAO. Dans ce cadre sont présentés ici: le contexte des travaux: l'outil d'Analyse des CI par Microscopie Electronique; l'étude des déformations géométriques et optiques des images obtenues; une proposition de solution en vue de permettre une corrélation entre l'image des circuits et leur description Circuit intégré Circuit VLSI Microscopie électronique balayage Conception assistée Prototype Traitement image Corrélation Aberration optique Correction Vérification

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