Pour adresser les nœuds technologiques avancés dans le cadre de la lithographie électronique, une nouvelle stratégie de correction des effets de proximité a été imaginée pour prendre le relai de la technique standard de modulation de dose. Dans ces travaux de thèse, les effets de proximité ont été analysés sur les outils e-beam de dernière génération au sein du LETI. Les limites de la modulation de dose ont aussi été évaluées. Parallèlement, une approche plus fondamentale, basée sur la simulation, a permis de mieux comprendre l'impact des différentes étapes du procédé de lithographie sur les motifs réalisés. Une nouvelle stratégie de correction avancée, appelée exposition multiple, a ensuite été mise au point. Celle-ci fait intervenir des motifs spécifiques appelés eRIF (electron Resolution lmprovement Features) dont l'exposition, couplée à celle des motifs initiaux permet de mieux contrôler la répartition de la dose injectée dans la résine. On parle alors d'expositions multiples. Au cours de ces travaux le positionnement des eRIF, ainsi que leurs dimensions ont fait l'objet d'une étude approfondie. L'élaboration d'algorithmes d'optimisation et la réalisation d'expérimentations en salle blanche ont permis d'optimiser ces paramètres et de mettre en évidence les gains apportés par les eRIF. Par rapport à la modulation de dose, des améliorations significatives ont pu être démontrées sur de véritables circuits intégrés. Grâce à l'exposition multiple, la résolution ultime des outils de lithographie e-beam a été repoussée de 2 nœuds technologiques pour les niveaux les plus critiques d'un circuit. Les règles de dessin retenues pour réaliser les eRIF ont ensuite été intégrées dans des modèles de corrections. via le logiciel de préparation de données INSCALE d'ASELTA NANOGRAPHICS pour assurer une correction automatisée des circuits. / In electron beam lithography, a new proximity affects correction strategy has been imagined to push the resolution capabilities beyond the limitations of the standard dose modulation. In this work, the proximity affects inherent to e-beam lithography have been studied on the newest e-beam tools available at LETI. First, the limits of the standard dose modulation correction have been evaluated. The influences of each step of the lithographic process have also been analyzed from a theoretical point a view. A simulation approach was built and used to determine the impact of each of these steps on the patterned features. Then, a new writing strategy has been fully developed. It involves sub resolution features known as eRIF (electron Resolution Improvement features) which provide a finer control of the dose profile into the resist. Since the eRIF are exposed a top the nominal features, this new writing strategy is called multiple pass exposure. In this work, the position, the dose and the design of the eRIF have been studied and optimized to get the best of this new strategy. To do so, experiments were led in a clean room environment, and minimization algorithms have been developed. It has been demonstrated that the eRIF provide a significant gain compared to the standard dose modulation. Improvements have been observed even on the most critical levels of the Integrated circuits. By using the multiple pass exposure with optimized eRIF, the resolution capabilities of the e-beam tool have been reduced by 2 technological nodes. The design rules that have been determined to use the eRIF the most efficient way were finally implemented in INSCALE, the new data preparation software developed by ASELTA NANOGRAPHICS. This way, multiple pass exposure can be used in an automated mode to correct full layouts.

Cette thèse s'intéresse d'une part au problème de décomposition technologique orienté surface sur des réseaux programmables de type FPGAs (Field Programmable Gate Arrays) et d'autre part à la synthèse des macro-générateurs sur ASICs et plus précisément de la synthèse des additionneurs. La décomposition s'articule autour de deux axes essentiels: tout d'abord, il s'agit d'optimiser la taille de la représentation des fonctions booléennes. Les représentations de base choisies ici sont les ROBDDs (Reduced Ordered Binary Decision Diagrams) ainsi qu'une structure dérivée, les ITE (If Then Else). La deuxième étape concerne la décomposition proprement dite. Les technologies cibles sont ici des FPGAs à base de LUT-k (Look Up Table), en particulier les FPGAs XC5200 de Xilinx et Orca de AT&T. Les deux méthodes de décomposition technologique orienté surface proposées permettent une décomposition hétérogène en prenant en compte non pas une seule configuration mais un ensemble de configurations possibles de la cellule cible. La première méthode est fondée sur un parcours descendant et optimisé du ROBDD. La seconde méthode s'appuie sur une modélisation en recouvrement d'hypergraphe du problème de décomposition technologique. Dans les deux méthodes, le coût exact en terme de surface finale du circuit est pris en compte à chaque étape de la décomposition. L'étude menée dans la deuxième partie de la thèse sur la macro-génération conduit dans un premier temps à l'exploration de l'espace des solutions possibles puis à l'optimisation d'une solution sélectionnée par un algorithme de dérivation discrète. L'utilisation d'un filtre permet la restriction de l'espace des solutions à explorer et d'autre part guide le processus de dérivation en éliminant les solutions trivialement médiocres. La combinaison des processus d'exploration et de dérivations permet la génération de macros dont les caractéristiques physiques sont les plus proches possibles de celles fixées par un utilisateur potentiel. Ces méthodes ont été intégrées au sein d'un outil universitaire ASYL+ développé au laboratoire CSI

Cette thèse propose de nouvelles méthodes de synthèse automatique des contrôleurs internes aux circuits numériques. Elles permettent en particulier d'intégrer, directement au niveau du contrôleur, des dispositifs de détection d'erreurs ou de tolérance aux fautes. En ce qui concerne la détection d'erreurs, quatre flots de synthèse ont été implantés. Deux d'entre eux utilisent la méthode classique de duplication et comparaison, tandis que les deux autres sont basés sur la vérification d'un flot de contrôle par analyse de signature. La signature est une information permettant de caractériser la séquence parcourue d'états du contrôleur. La vérification du flot de contrôle correspond à la détection des séquences illégales d'états. En ce qui concerne la tolérance aux fautes, quatre flots ont été implantés. Deux d'entre eux utilisent la méthode classique de triplement et vote majoritaire, tandis que les deux autres sont basés sur l'utilisation d'un code correcteur d'erreurs lors du codage du contrôleur. Une erreur survenant dans le code de l'état courant peut ainsi être corrigée en utilisant les propriétés du code correcteur choisi. L'analyse des résultats de synthèse de nombreux exemples montre l'intérêt des nouvelles méthodes de détection et de tolérance proposées, et des algorithmes de synthèse implantés. Ainsi, ces méthodes et ces algorithmes permettent, entre autres, de définir de nouveaux compromis coût/sûreté de fonctionnement, en réduisant sensiblement le coût matériel de la redondance implantée. L'automatisation des traitements permet de plus de réduire le coût de conception lié à l'amélioration de la sûreté de fonctionnement des contrôleurs, en particulier lorsque des techniques plus pointues sont préférées à la redondance massive

Cette thèse propose une extension des méthodes classiques de chemins de «scan». On utilise des opérateurs combinatoires plus généraux à la place des multiplexeurs à une seule sortie. Ils peuvent comporter des entrées et des sorties multiples. Ils peuvent boucler sur eux-mêmes par l'intermédiaire d'une ou plusieurs bascules. Lorsqu'ils vérifient certaines propriétés de bijectivité et qu'ils forment une structure propageant de l'information, alors cette structure est aussi utile que les chaînes du «scan» complet et s'utilise de manière semblable. Elle permet aussi une approche hiérarchique du test des circuits. On montre comment tirer profit de cette méthode plus générale pour réduire l'impact de la méthode de «scan» complet sur les performances de circuits complexes implantant des fonctions mathématiques courantes ou des séquenceurs. Des résultats sont donnés pour le cas réel d'un circuit CMOS, très rapide, spécifique pour le réseau numérique large bande et pour lequel les contraintes en vitesse étaient primordiales

Cette thèse présente la conception d'un accélérateur matériel dédié à la simulation de circuits intégrés. Sur cet accélérateur sont développés un ensemble de logiciels constituant un environnement intégré de simulation. Nous y discutons tout d'abord des concepts de base de la modélisation des circuits intégrés, de la simulation logico-fonctionnelle, de la simulation de pannes, des langages de description du matériel, ainsi que des techniques d'accélération de la simulation de circuits intégrés. Nous présentons ensuite la structure générale de l'accélérateur. Il est basé sur une architecture parallèle : un réseau en anneau sur lequel sont disposées des unités de simulation, où chaque unité de simulation est composée de trois microprocesseurs exécutant trois tâches respectivement. l'ensemble des logiciels implémentés sur cet accélérateur est présenté. Le simulateur réalise ainsi la simulation multi-niveaux (porte logique, fonctionnel et interrupteur) et la simulation de pannes. Des outils de compilation permettent l'utilisation des langages de description du matériel pour modéliser les circuits intégrés de manière structurelle et fonctionnelle. Enfin, différentes stratégies de parallélisation de la simulation ainsi que plusieurs algorithmes de simulation adaptés aux différents niveaux d'abstraction sont étudiés

Cette thèse propose une architecture cellulaire pour la simulation logique. Une première partie présente la simulation logique. Les modélisations, algorithmes, structures des simulateurs classiques sont décrits. Un recensement et une étude sommaire des machines spécialisées existantes sont proposés ainsi qu'une classification des machines cellulaires. Une deuxième partie présente les spécifications d'une architecture cellulaire et propose des solutions aux problèmes d'affectation et d'acheminement soulevés. Une troisième partie décrit la cellule de base d'une manière détaillée dans un réseau 8×8 et évalue la complexité et les performances attendues. Une dernière partie expose les performances globales de simulation du réseau de base et cite quelques extensions dans et hors de la simulation logique

L'objet de la thèse est l'étude des méthodes d'implantation automatisée de deux types de circuits: précaractérisés et les circuits prédiffusés. On propose des méthodes et des logiciels effectuant une initialisation du placement des blocs qui est améliorée par transformations élémentaires successives. Les méthodes sont principalement des méthodes stochastiques et des méthodes d'analyse factorielle. Un «préroutage» des connexions conduit à un écartement des blocs assurant le tracé total des équipotentiels. Etude de l'implantation des circuits dans les réseaux prédiffusés de technologie CML (current mode logic). Elle est effectuée en trois phases: affectation des portes logiques au quadrant, placement à l'intérieur de chaque quadrant, et tracé des connexions

Outil de génération et d'assemblage automatique dans le système PAOLA des dispositifs périphériques des PLA complexes. Le programme GATA génèse automatiquement des amplificateurs d'entrées, de sorties et d'interface. Il possède une optimisation électrique, et géométrique et topologique effectué sous les contraintes de placement des entrées-sorties, une bibliothèque de cellules qui contient la description de l'ensemble des dispositifs périphériques du PLA, une adaptabilité à une technologie nouvelle. AQUARIUM est un programme d'assemblage automatique de dispositifs des PLA. Ce programme tient compte de l'environnement des PLA ainsi que des contraintes fournies par le concepteur pour effectuer un assemblage des amplificateurs avec la matière ET/OU

L'intégration optoélectronique d'un récepteur dans une transmission sur fibre optique concerne l'assemblage de trois principales fonctions : la photodétection, la récupération d'horloge et la régénération des données. Cette thèse contribue au développement d'un tel concept avec, d'une part, l'étude d'une structure de photodiode appelée UTC (Uni-Travelling Carrier) compatible avec le transistor bipolaire à double hétérojonction (TBdH), et d'autre part, la réalisation dans cette même technologie TBdH d'un oscillateur commandé en tension ou VCO (Voltage-Controlled Oscillator) pour la récupération d'horloge et des données à 40 et 43 Gbit/s. La photodiode UTC présente de très bonnes performances en bande passante et en courant de saturation par rapport à la photodiode PIN classique. La première partie de ce travail présente une étude approfondie de la structure UTC ainsi que son intégration avec la structure TBdH sur substrat InP. La compatibilité entre ces deux structures a été validée avec quelques critères à respecter. En particulier, le dopage et l'épaisseur de la base constituent les principaux compromis entre la sensibilité et la rapidité du dispositif. Le VCO de type différentiel permettra, après intégration dans une boucle à verrouillage de phase ou PLL (Phase-Locked Loop), de générer un signal stable fournissant deux phases d'horloge complémentaires aux circuits numériques, notamment au circuit de décision utilisé pour la régénération des données. L'architecture « à varactor interne » choisie offre un fort potentiel pour la réalisation des VCO de très hautes fréquences. Le circuit VCO réalisé au cours de cette thèse présente de bonnes performances en plage d'accord (10%) autour de la fréquence d'oscillation de 45 GHz. La précision de cette fréquence est liée aux modèles du transistor et de la ligne coplanaire utilisés dans la simulation, ainsi qu'à la reproductibilité technologique. Ces résultats permettent de franchir une étape importante et nécessaire à la réalisation d'un récepteur monolithique à base de TBdH InP pour les applications à très haut débit.

Cette thèse propose et analyse de nouvelles méthodes de synthèse logique. L'analyse concerne des outils de la "troisième génération" d'écriture de bases irrédondantes de fonctions booléennes, à savoir les minimiseurs dits symboliques. Cette génération de minimiseurs conduit à la solution optimale plus rapidement et avec moins d'espace mémoire que les heuristiques de la minimisation explicite. Elle permet également le calcul de la forme complémentée minimale sans être exposée à des problèmes d'explosion en complexité, ce qui permet d'aboutir à un choix efficace entre une fonction et son complément. Nous avons abordé ensuite les problèmes de granularité des expressions factorisées. Nous avons proposé une méthode originale de réinjection qui intègre d'une façon concurrente une phase de minimisation symbolique des expressions booléennes. Cette méthode a permis de "corriger" la granularité: d'une part, des expressions booléennes obtenues par la factorisation, d'autre part, des équations obtenues par une description de haut niveau de type VHDL. La méthode proposée peut être également appliquée en tant que minimiseur logique qui tient compte du partage de la logique entre les expressions booléennes, ce qui n'est pas possible avec un minimiseur logique local ou global. Les expériences pratiques et l'application sur les réseaux programmables de type CPLD sont concluantes. Enfin, nous avons proposé une méthode originale de l'exploration de l'espace des solutions des macro-générateurs de type additionneur. Cette méthode est fondée sur le filtrage des solutions générées et l'amélioration par dérivation d'une solution donnée. Cette approche peut être efficacement appliquée sur la macro-génération sous contraintes temporelles