Cette thèse concerne l'analyse de défaillances de circuits VLSI et plus particulièrement la détection de défauts sur des circuits (microprocesseurs) à structure non connue. Une méthodologie basée sur balayage fonctionnant en contraste de potentiel est proposée. Les différents outils nécessaires à la mise en œuvre de cette méthodologie sont ensuite développés. les principaux résultats obtenus sont exposés, résultats permettant de démontrer la faisabilité de cette méthodologie. Une deuxième partie décrit un dispositif original de formation et de mémorisation d'images à semi-conducteur réalisable en technologie MOS. Les principales caractéristiques de ce capteur sont présentées ainsi que les résultats de mesures effectuées sur un circuit prototype. Enfin des améliorations de ce dispositif sont proposés

L'accroissement de la densité d'intégration des circuits intégrés exige des moyens de contrôle d'une extrème précision. La microscopie électronique à balayage en contraste de potentiel convient particulièrement. La thèse présente tous les aspects: organisation, observabilité, méthodes d'observation, modes de traitement et les applications à la mise au point de circuits prototypes, l'analyse des défaillances, le contrôle de qualité, la recherche des limites de fonctionnement, la restructuration. Discussion de la nécessité du développement de méthodologies d'utilisation

Les travaux de recherche présentés dans ce mémoire s'inscrivent dans le contexte du problème d'isolation par jonction dans les circuits intégrés de puissance. Certains modes de fonctionnement du bloc de puissance induisent une injection conséquente de courant parasite dans le substrat. La plus contraignante est l'injection de porteurs minoritaires. Nous en détaillons l'origine ainsi que ses conséquences dangereuses sur les circuits intégrés. Nous présentons les solutions de protection existantes destinées à réduire ce courant parasite. Avec la réduction des dimensions des nouvelles technologies, ces solutions de protection ne sont plus adaptées en raison de leur dimension. Nous proposons donc une méthodologie de conception basée sur la simulation physique 3D et la simulation électrique pour créer ou adapter des structures de protections selon la filière technologique utilisée. Avant de les développer, nous proposons d'étudier les mécanismes d'injection de ces porteurs minoritaires selon la nature du substrat utilisé. Ainsi, dans un substrat P+, des techniques de protection simples, c'est-à-dire les protections passives par anneaux de garde, peuvent réduire considérablement le courant parasite. Dans un substrat P-, des techniques de protection plus complexes doivent être développées. Nous avons proposé des structures de protections actives. Son efficacité contre le courant parasite est validée par la caractérisation de structures de test spécifiques. Une solution de protection intégrée dans le composant de puissance améliorant également la robustesse vis-à-vis des décharges électrostatiques, a été validée sur silicium et a fait l'objet d'un brevet.

Ce mémoire de thèse traite de la fiabilité des circuits intégrés monolithiques en Arséniure de Gallium pour l'amplification de puissance micro-ondes a bord des satellites de télécommunications et d'observation. L'objectif de ce travail est de déterminer des règles de réduction des contraintes (en termes de température, courant, tension, puissance) appliquées aux circuits micro-ondes. La première partie énonce les notions fondamentales de la fiabilité des composants en Arséniure de Gallium suivis d'une synthèse des principaux mécanismes de défaillances des transistors à effet de champ en Arséniure de Gallium. Le second chapitre propose une méthodologie permettant l'évaluation de la fiabilité des circuits intégrés à semi conducteur basée sur la définition des véhicules de test et sur la mise en oeuvre d'essais de fiabilité appropriés. A partir des résultats obtenus lors des essais de stockage à haute température et de vieillissement sous contraintes électriques statiques, la fiabilité de la technologie est évaluée. Cette partie fait l'objet du troisième chapitre. Nous validons dans le quatrième chapitre l'application considérée (l'amplification de puissance en bande X) au travers d'essais de vieillissement sous contraintes électriques dynamiques. Le mécanisme de dégradation activé lors du fonctionnement du transistor en amplification de puissance est dû à la multiplication des porteurs par ionisation par impact. A partir de cette analyse, une méthodologie alliant la simulation électrique non-linéaire avec des essais de vieillissement accéléré de courte durée est dégagée. Cette méthodologie permet d'évaluer la fiabilité des transistors de puissance en Arséniure de Gallium dés le stade de la conception des équipements.

Les travaux de recherche présentés dans ce mémoire s'inscrivent dans le cadre du développement des techniques d'intégration de puissance SMART POWER, technologies où cohabitent sur le même substrat des composants de puissance haute tension (dans la gamme de 80V) et des composants de commande base tension de type CMOS. Nous étudions les modes de fonctionnement anormaux pendant lesquels l'isolation entre les différents blocs du circuit n'est plus assurée. Les diodes d'isolation, normalement maintenues à l'état bloqué, se retrouvent polarisées en direct ce qui se traduit par l'injection d'un important courant d'électrons dans le substrat du circuit intégré (Ie>1A). Nous détaillons d'abord les caractéristiques et les conséquences de ces courants parasites et donnons un inventaire des techniques de protection employées. Sur la base d'une compréhension physique des mécanismes mis en jeu, appuyés par des simulations numriques 2D, nous présentons deux familles de solutions permettant de protéger le circuit intégré contre ces courants de substrat. La première, dite passive, exploite au mieux la collection et la recombinaison de ces électrons, soit par des anneaux de garde, soit par des MOS de puissance isolés. La seconde dite active, agi sur la polarisation du substrat lui-même et permet, soit de détourner efficacement le courant parasite des zones sensibles, soit de maintenir la diode d'isolation à l'état bloqué. Nous avons ensuite validé ces propositions par des composants de tests spécifiques, puis caractérisé leur efficacité au sein de circuits intégrés complets, réalisés dans des technologies SmartMosTM. Nous avons ainsi obtenu des circuits intégrés dont les courants de substrat sont inférieurs à 50µA.

L'extension de l'utilisation des consoles graphiques est freinée par le prix élevé du matériel existant. Ce coût peut être abaissé par l'utilisation d'un téléviseur. Pour permettre le rafraîchissement d'un tel écran à balayage de trame, il est nécessaire de disposer d'une mémoire d'image où tous les points sont codés sur un bit en Noir et Blanc (ce qui correspond à 256 K bits pour 512 x 512 points), et davantage en couleur. Une telle capacité devient raisonnable vu l'augmentation de densité des mémoires intégrées, à condition que l'électronique de gestion de la mémoire d'image soit simple. L'intégration de celle-ci en un circuit LSI, comprenant en outre un générateur de vecteurs et de caractères câblé, prévu pour un couplage par bus microprocesseur, est l'objet de ce travail.<br />Le circuit permet une grande vitesse d'écriture (1,3 microseconde par point), et une grande versatilité, tant dans le format d'affichage (64 x 64 jusqu'à 512 x 512 points avec un nombre quelconque de niveaux de gris ou de couleurs) que dans le couplage microprocesseur (bus 8 bits bidirectionnel de données, bus d'adresse de 4 bits, signaux de lecture-écriture et requête d'interruption).<br />Dans le but de simplifier l'implantation topologique d'un tel circuit (équivalent à 2000 portes) très peu répétitif, la structure logique et géométrique d'un ensemble de fonctions de base ("briques") est proposée. La structure fonctionnelle de chacune des parties du circuit est ensuite étudiée, suivie de son implantation topologique, utilisant au mieux les briques précédemment définies.

L'essor des applications microélectroniques, qui fonctionnent de plus en plus à des fréquences<br />élevées, nécessite le développement de nouveaux modèles ainsi que des méthodes de mesures adéquates<br />en CEM des circuits intégrés. Les travaux de cette thèse sont consacrés à l'étude, l'optimisation et de la<br />réalisation d'une nouvelle cellule TEM (Transverse ElectroMagnetic) ainsi qu'à l'application du modèle ICEM<br />(I ntegrated Circuit Electromagnetic Model). Après une première partie consacrée à l'introduction des différentes méthodes de mesures CEM des composants électroniques et des différents modèles de circuits intégrés, nous présentons les outils théoriques et expérimentaux utilisés pour nos travaux. Ces derniers contribuent, d'une part, à la mise au point technologique et, d'autre part, à l'optimisation de la structure de la cellule.<br />Les principales contributions concernent l'optimisation électromagnétique d'une cellule TEM à support rotatif, présentant notamment une fréquence de coupure proche de 3 GHz et une impédance caractéristique de 50Ω.<br />La technique développée dans la thèse constitue une amélioration de solutions existantes visant à élargir la bande de fréquence couverte par les cellules TEM. Un aménagement particulier de la cellule est également imaginé en vue de détecter l'orientation du circuit offrant le couplage maximum. Les phénomènes parasites de l'environnement de mesures ont été affranchis grâce au développement d'une cloche de protection associée au support rotatif lequel permet ainsi d'améliorer la précision lors de la localisation des sources rayonnantes du composant sous test.<br />Les performances de la nouvelle cellule TEM validées par la mesure expérimentale confirment la pertinence des solutions proposées pour à la fois caractériser et localiser les sources d'émission des circuits intégrés.

L'industrie microélectronique est régie depuis plusieurs années par la loi de miniaturisation. En particulier, en technologie CMOS, les procédés de fabrication de l'oxyde permettant l'isolation électrique entre les transistors nécessitent sans cesse d'être améliorés pour répondre aux défis de cette loi. Ainsi, on est passé du procédé d'isolation par oxydation localisée de silicium (LOCOS) au procédé d'isolation par tranchées (STI). Cependant, ce dernier a montré pour les technologies en développement des limitations liées au remplissage non parfait par la silice de tranchées de moins en moins larges (Voiding) et au ''surpolissage'' des zones les plus larges (Dishing). Le procédé FIPOS (full isolation by porous oxidation of silicon) a été donc proposé comme solution alternative. Il est basé sur la formation sélective et localisée du silicium poreux qui est transformé ensuite en silice par un recuit oxydant. Cette piste prometteuse a constitué le point de départ de ce travail. Dans ce contexte, la thèse s'est focalisée sur deux axes principaux qui concernaient d'une part la maîtrise du procédé d'anodisation électrochimique pour la formation du silicium poreux et d'autre part l'optimisation du procédé d'oxydation. Dans une première partie de notre travail, l'analyse des caractéristiques courant-tension I-V menée sur le silicium durant son anodisation électrochimique a permis de montrer que la formation du silicium poreux dépend fortement de la concentration en dopants. Cette propriété nous a permis de développer une technique simple d'extraction du profil de dopage dans le silicium de type p par voie électrochimique. On a montré que la résolution en profondeur de cette technique est liée au niveau du dopage et s'approche de celle du SIMS (spectroscopie de masse d'ions secondaires) pour les fortes concentrations avec une valeur estimée à 60 nm/décade. Dans une deuxième partie, nous avons mis en évidence la formation localisée du silicium poreux oxydé. En effet, un choix judicieux du potentiel d'anodisation permet de rendre poreux sélectivement des régions fortement dopées implantées sur un substrat de silicium faiblement dopé. Ces régions sont ensuite transformées en oxyde par un recuit oxydant. Par ailleurs, les conditions optimales des processus d'oxydation et d'anodisation permettant d'obtenir un oxyde final de bonne qualité diélectrique sont analysées.

Depuis plusieurs années de nombreuses technologies non volatiles sont apparues et ont pris place principalement dans le monde de la mémoire, tendant à remplacer tout type de mémoire. Leurs atouts laissent à penser que certaines d'entre elles, et en particulier les technologies MRAM, pourraient améliorer les performances des circuits intégrés en utilisant leurs composants magnétiques, si connus notamment sous le nom de jonctions tunnel magnétiques, dans la logique. Pour évaluer ces éventuels gains, il faut être capable de concevoir de tels circuits. C'est pourquoi nous proposons dans ces travaux d'une part un kit de conception complet pour les flots de conception full custom et numérique, permettant de couvrir l'ensemble des étapes de conception pour chacun d'entre eux. Une partie de ce kit a servi à plusieurs partenaires de projets de recherche ANR, pour concevoir des démonstrateurs. Nous proposons également dans ce kit de conception un latch magnétique non volatil innovant ultra compact, pour lequel deux brevets d'invention ont été déposés, intégré à une flip-flop. Enfin, nous présentons l'intégration de composants magnétiques à deux applications, sécurité et faible consommation, ainsi qu'une étude qui montre que les gains en consommation statique peuvent être considérables.

L'évolution des technologies microélectroniques voire déca-nanoélectroniques conduit simultanément à des tensions d'alimentation toujours plus faibles et à des quantités de transistors toujours plus grandes. De ce fait, les courants d'alimentation augmentent sous une tension d'alimentation qui diminue, situation qui exacerbe la sensibilité des circuits intégrés au bruit d'alimentation. Un bruit d'alimentation excessif se traduit par une augmentation du retard des portes logiques pouvant finalement produire des fautes de retard. Un bruit d'alimentation provoqué par des courants circulant dans les résistances parasites du Réseau de Distribution d'Alimentation est communément référencé sous la dénomination d'IR-Drop. Cette thèse s'intéresse à la modélisation et à la simulation de circuits logiques avec prise en compte du phénomène d'IR-Drop. Un algorithme original est tout d'abord proposé en vue d'une simulation de type 'event-driven' (déclenchement par évènement) du bloc logique sous test, en tenant compte de l'impact de l'ensemble du circuit intégré sur l'IR-Drop du bloc considéré. Dans ce contexte, des modèles précis et efficaces sont développés pour les courants générés par les portes en commutation, pour la propagation de ces courants au travers du réseau de distribution et pour les retards des portes logiques. D'abord, une procédure de pré-caractérisation des courants dynamiques, statiques et des retards est décrite. Ensuite, une seconde procédure est proposée pour caractériser la propagation des courants au travers du réseau de distribution. Nos modèles ont été implantés dans une première version du simulateur développé par nos collègues de Passau dans le cadre d'une collaboration. Enfin, l'impact des éléments capacitifs parasites du réseau de distribution est analysé et une procédure pour caractériser la propagation des courants est envisagée.