Depuis plusieurs années de nombreuses technologies non volatiles sont apparues et ont pris place principalement dans le monde de la mémoire, tendant à remplacer tout type de mémoire. Leurs atouts laissent à penser que certaines d'entre elles, et en particulier les technologies MRAM, pourraient améliorer les performances des circuits intégrés en utilisant leurs composants magnétiques, si connus notamment sous le nom de jonctions tunnel magnétiques, dans la logique. Pour évaluer ces éventuels gains, il faut être capable de concevoir de tels circuits. C'est pourquoi nous proposons dans ces travaux d'une part un kit de conception complet pour les flots de conception full custom et numérique, permettant de couvrir l'ensemble des étapes de conception pour chacun d'entre eux. Une partie de ce kit a servi à plusieurs partenaires de projets de recherche ANR, pour concevoir des démonstrateurs. Nous proposons également dans ce kit de conception un latch magnétique non volatil innovant ultra compact, pour lequel deux brevets d'invention ont été déposés, intégré à une flip-flop. Enfin, nous présentons l'intégration de composants magnétiques à deux applications, sécurité et faible consommation, ainsi qu'une étude qui montre que les gains en consommation statique peuvent être considérables. / For several years many non-volatile technologies have been appearing and taking place mainly in the memory world, aiming at replacing all kind of memory. Their assets let thinking that some of them, specially the MRAM technologies, could improve the integrated circuit performances, using their so called magnetic components in the logic, in particular the magnetic tunnel junctions. To evaluate the potential benefits, it is necessary to be able to design such a circuit. That is the reason why we are proposing a full design kit for both full custom and digital designs, allowing all the design steps. Part of this kit has been used by partners in research project to design demonstrators. We also propose in this kit an innovative ultra-compact magnetic latch, for which 2 patents have been deposited, integrated in a flip-flop. Finally, we present the integration of magnetic components for two applications, security and low power, as well as a case study which shows that the static consumption reduction can be huge.

Les progrès dans la miniaturisation des transistors permettent de réaliser des circuits toujours plus performants. En contrepartie, dans le cas où il y a défaillance, l'analyse de ces circuits est plus délicate. L'étape de localisation du défaut est la plus critique de ce processus. En effet, il s'agit de rechercher des éléments de plusieurs dizaines de nanomètres sur une surface de plusieurs centimètres carrés.Les techniques optiques telles que l'émission de lumière dynamique (TRI) sont particulièrement pertinentes dans ce contexte. Celle-ci est basée sur l'acquisition et l'exploitation des photons émis par une structure CMOS lorsqu'il y a commutation. De par son principe physique, cet outil possède donc un effet invasif limité et est adaptée à l'analyse de défauts qui se manifestent lors d'une stimulation dynamique du composant. La complexité des circuits de technologies avancées a mis en évidence certains verrous physiques et technologiques qui peuvent compromettre les analyses réalisées à l'aide de cet outil. Ainsi, le faible rapport signal sur bruit, une résolution spatiale non nécessairement adaptée aux éléments étudiés et l’énorme quantité de données/signaux générés sont autant d'éléments qui contre-indiquent une approche d'analyse des acquisitions purement manuelle.Ces travaux de thèse ont pour objectif d’explorer les possibilités offertes par un traitement post-acquisition des observations, dans le but de résoudre ou contourner les problématiques susmentionnées. Cela permettra alors à l’expert de formuler un diagnostic plus précis. En définitive, il s'agit d’une extraction et d’une synthèse d’informations à partir de signaux de tailles importantes et fortement bruités. Dans cette optique, deux approches principales originales ont été développées. La première vise à établir la cartographie d’un paramètre électrique variant dans le temps et dans l'espace. En conséquence, elle fait appelle aux outils de traitements signaux de dimension 2D et 1D. La seconde approche est fondée sur l'utilisation d'outils de statistiques exploratoires. Plus précisément, il s’agit de la combinaison d’outils de classification non-supervisée et d’une étude statistique des classes résultantes dans l’optique d’une recherche d’évènements de commutation aux propriétés anormales (suggérant un lien du nœud considéré avec le défaut) ou d’émission manquante ou additionnelle (qui résultent d'une différence de comportement logique entre deux composants). Ces deux approches s'avèrent complémentaires puisque ce sont deux regards différents d’un même jeu d'observations et chacune apporte de nouvelles informations à l’expert. / Scaling progresses has the benefit of making chips always more powerful. On the other hand, when there is a failure, the analysis of such advanced devices has became more sensitive. The defect localization step of this process is the critical one. Indeed, the aim is to find transistors which dimensions range in several nanometers on a device which surface is several square centimeters.Optical techniques like dynamical photon emission, also named Time Resolved Imaging (TRI), have proved to fit in such context. The later is based on the acquisition and exploitation of photons emitted by a switching CMOS structure. Due to its physical bacground, this tool has a limited invasive effect and can be used to analyze defect generating faults during a dynamical stimulation of the device. The complexity of the chips manufactured in advanced technologies has brought out some physical and technical limitations which can jeopardize analysis performed with this tool. To be more specific, signal over noise ratio can be quite low, so as the spatial resolution compared to the studied structures. In addition, complex circuits require long test sequences, generating huge quantities of photons to analyse. As a conclusion, all of these phenomenon forbid a simple manual procedure if ones expect to extract the emission signature of the defect in such data.The work reported in this thesis aims to develop new approaches of processing at the post-acquisition level, in order to solve or workaround the various aforementioned issues. It will enable the analyst to formulate an even better and more precise diagnosis.The task consists in extracting and synthesizing the information available in large amount of noisy signals. With that superpose in mind, two main approaches have been studied and developed. The first one establish a mapping of one parameter the electrical signals varying through time and space inside the acquisition area. It is based on a mixture of signal processing tools for 2D 1D signals. The second approaches uses data mining. More precisely, it combines clustering to statistical analyses of the resulting classes in order to find an emission event which is unexpected or having unusual properties, suggesting a candidate for failure. These two processes are complementary as they bring different information to the analyst.

Le développement des réseaux optiques et l’augmentation des interconnexions à courtes distances, amènent un besoin croissant en transmetteurs émettant à 1,3 µm, performants, peu énergivores et fabriqués à bas coût.Ainsi, l’intégration photonique monolithique, qui vise à juxtaposer plusieurs fonctions optiques dans un même circuit, est une solution. L’épitaxie sélective en phase vapeur aux organo-métalliques est une technique prometteuse pour cela. Elle permet, en une seule étape de croissance, de définir les structures des différents composants unitaires constituant le circuit intégré photonique. Il est nécessaire d’avoir un outil de simulation qui permet de modéliser la croissance sélective. Auparavant la modélisation proposée ne prenait en compte que des phénomènes de diffusion en phase vapeur et négligeait les phénomènes de surface. Une modélisation plus précise a été développée, fondée sur la relaxation de l’interface. En parallèle, nous avons conçu sept différentes structures actives, à base de multi-puits quantiques en matériaux AlGaInAs pour des composants DML et EML émettant à 1.3 µm. Nous avons fait des mesures de laser à contacts larges et des mesures d’absorption en photo-courant, pour sélectionner la meilleure structure.Une étude expérimentale de la croissance, à partir de microscopie électronique en transmission et de micro-diffraction aux rayons X, a permis de réaliser l’épitaxie sélective de la structure sélectionnée. Les composants fabriqués ont des performances à l’état de l’art avec une bande passante de 12,5 GHz pour un DML de 250 µm ainsi qu’un diagramme de l’œil ouvert à 32 Gbit/s avec un taux d’extinction dynamique de 10 dB, pour en EML. / The development of passive optical networks and the increase of short-reach connections make an increasing need for efficient, energy-friendly and low-cost transmitters emitting at 1.3 µm.To this end, monolithic photonic integration, which aims to embed several optical functions into the same circuit, is a solution. Selective area growth (SAG) by metal-organic vapor-phase-epitaxy (MOVPE) seems to be an attractive technique to achieve this integration. This approach allows defining, in a single epitaxial step, the structures of the different unitary photonic functions constituting the photonic integrated circuit. One issue of this technique is the growth modeling, necessary to predict the material distribution. Previously, the model was only taking into account vapor phase diffusion phenomena, neglecting surface phenomena. Consequently a more accurate approach was developed, based on interface relaxation.Simultaneously, we designed seven different active structures, all based on AlGaInAs multi-quantum wells, in order to optimize the DML and EML devices emitting at 1.3µm . We performed wide area laser and photocurrent absorption measurements to select the best trade-off design for devices fabrication.In order to perform accurate SAG of the selected structure, experimental study has been done to optimize the growth using transmission electronic microscopy and X-ray micro-diffraction. Devices have been processed and exhibit state of the art performances. A bandwidth of 12.5 GHz was demonstrated for a 250 µm long DML and 32 Gbit/s open eye diagram with a 10 dB dynamic extinction ratio has been shown, on a EML with a 100 µm long EAM.

Les défauts récurrents apparaissant dans des contextes particuliers ont un impact non négligeable sur le rendement, lors de la fabrication des noeuds technologiques nanométriques. C'est pourquoi une nouvelle méthode de contrôle du procédé de fabrication in-situ est développée, en vue d'améliorer la performance globale de l'outil de production. Elle se veut complémentaire des techniques d'analyses de défaillance classique, notamment en cas de crise. Le principe est de transformer un circuit de production en un véhicule de test en réutilisant des éléments qui le composent. Le circuit perd alors sa fonctionnalité originale au profit de fonctions de contrôle du procédé de fabrication réalisées uniquement à base de cellules logiques disponibles en grand nombre dans les circuits. Cette transformation, baptisée «échange topologique», implique la modification de certains niveaux de métallisation et nécessite la création d'un flot de conception particulier, basé sur des techniques d'Engineering Change Order (ECO). Comme plusieurs fonctions doivent pouvoir cohabiter ensemble sur un même véhicule, un système de multiplexage a été évalué. La faisabilité est montrée au travers d'un circuit de test réalisé de manière analogue à un circuit en production. Il est transformé pour l'exemple en un système intégré de contrôle d'épaisseur de diélectrique. / Recurrent defects appearing in specific contexts have a significant impact on nanoscale technology nodes manufacturing process yield. Therefore, a new in-situ process monitoring method is developed to improve the overall performance of the production tool. It is complementary to classical failure analysis techniques, especially when a yield crisis occurs. The idea is to transform a production circuit into a test vehicle by reusing its components. The circuit loses its original functionality in favor of process monitoring functions, carried out only with standard cells widely available in circuits. This transformation, called "topological exchange" involves modifying some levels of metallization and requires the creation of a particular design flow, based on Engineering Change Order (ECO) techniques. As several functions must be able to cohabit on the same vehicle, a multiplexing system is evaluated. Feasibility is shown through a test circuit designed analogously to a production circuit. It is transformed for the example into an integrated dielectric thickness control system.

Rail à rail entrée - sortie, classe AB, faible consommation sont autant de critères que le concepteur d'amplificateur opérationnel (AOP) intègre pour réaliser une cellule analogique performante. Pour un AOP standard, l'accent n'est pas porté sur une caractéristique particulière mais sur l’ensemble de celle-ci. Dans le but d'augmenter le nombre de fonction par circuit intégré, la tension d'alimentation des AOPs ainsi que leur consommation en courant tendent à diminuer. L'objectif des circuits réalisés est de doubler le facteur de mérite des circuits déjà présents dans le portefeuille de STMicroelectronics. Le facteur de mérite est un indice qui compare des circuits équivalents. Il est défini par le rapport entre le produit capacité de charge x produit gain bande-passante et le produit courant de consommation x tension d'alimentation. L'état de l'art des structures d'AOPs a orienté l'étude vers des structures analogiques possédant au moins trois étages de gain. Un niveau de gain statique supérieur à la centaine de décibel est nécessaire pour utiliser ces amplificateurs dans des systèmes contre-réactionnés. Puisque chaque étage de gain introduit un noeud haute impédance et que chaque noeud haute impédance est à l'origine d'un pôle, l'étude de la compensation fréquentielle s'est avérée indispensable pour obtenir des structures optimisées. Pour simplifier l'étude de ces AOPs, le développement d'outils d'aide à la conception analogique a contribué à l'automatisation de plusieurs tâches.. Ces différents travaux ont été ponctués par la réalisation et la caractérisation de six circuits. Les compensations fréquentielles utilisées dans ces circuits sont la compensation nested miller , la compensation reversed nested miller et la compensation multipath nested miller . Parmi les six circuits, une moitié a été réalisée uniquement dans le but de valider des concepts de compensation fréquentielle et l'autre moitié avec toutes les contraintes d'une documentation technique propre à la famille d'AOP standard. / To be in line with the standard of operational amplifier (opamp), designer integrates in his circuit several functionalities like a Rail to rail input and output, class AB output stage and low power consumption. For standard products, there is no outstanding performance but the average of all of them has to be good. In order to increase the number of functions on an integrated circuit, the power supply and current consumption are permanently decreasing. The aim of the designed circuits is to double the figure of merit (FOM) of the actual ST portfolio products. The FOM allows the comparison of similar opamps. It is defined by the ratio of the product of capacitive load x gain-bandwith product over the power consumption. The opamps’ state of the art has led this study to three stages analog cells. A DC gain higher than hundreds of decibel is required to use opamps in feedback configuration. As each stage of the structure introduces a high impedance node and as each high impedance node introduces a pole, the study of frequency compensation technics became essential for well optimized structures. To simplify the study of the opamps, three tools have been developed to help in the design of the frequency compensation network and to automate some tasks. This work has been followed by the realization of six cells. Three of them were designed to validate frequency compensation structure and the other three to satisfy a standard opamp datasheet. Nested Miller, Reversed Nested Miller and Multipath Nested Miller compensations were used in these circuits.

L'intégration tridimensionnels (3D) ont été couronnés de succès dans les dispositifs traditionnels pour augmenter la densité logique et réduire les distances de mouvement des données. Il résout les limites fondamentales de la mise à l'échelle, par ex. retard croissant dans les interconnexions, les coûts de développement et la variabilité. La plupart des périphériques de mémoire livrés aujourd'hui comportent une forme d'empilage de puce. Mais en raison des limites de dissipation de puissance des circuits intégrés, la fréquence de fonctionnement du MPU d'aujourd'hui a été limitée à quelques GHz. Le but de la thèse est de fournir une méthode de conception globale pour le circuit intégré 3D dans le domaine électrique, thermique, électrothermique et aussi le bruit. À cette fin, la question de recherche est la suivante: Comment réaliser la conception 3D IC, comment gérer VLS 3D IC et comment résoudre les problèmes thermiques dans le CI 3D. Dans ce contexte, les méthodes de simulation pour le substrat et également la connectivité relative (TSV, RDL, Micro strip et circuits intégrés dans le substrat) sont proposées. Afin de satisfaire la demande de recherche, un 3D-TLE et une impédance de substrat sont programmés dans Matlab, qui peut automatiquement extraire de tous les contacts; impédance, de forme arbitraire et de matière arbitraire. L'extracteur est compatible à 100% avec le simulateur de cœur SPICE et vérifié avec les résultats de mesure et les résultats de simulation FEM. Et comme pour une démo, une fréquence de 26 GHz et un filtre RF de bande passante 2GHz sont proposés dans ce travail. Un autre simulateur électrothermique est également programmé et vérifié avec ADS. En tant que solution à la dissipation thermique locale, le caloduc plat est proposé comme composant potentiel. Le modèle caloduc est vérifié avec une simulation FEM. La méthode d'analyse du bruit des substrats et les méthodes de calcul de électriques et thermo-mécanique KOZ sont également présentées. / Three Dimensional (3D) Integration and Packaging has been successful in mainstream devices to increase logic density and to reduce data movement distances. It solves the fundamental limits of scaling e.g. increasing delay in interconnections, development costs and variability. Most memory devices shipped today have some form of chip-stacking involved. But because of the power dissipation limits of ICs, today’s MPU’s operating frequency has been limited to a few GHz. The aim of the thesis is to provide a global design method for the 3D integrated circuit in electrical, thermal, electro-thermal and also noise field. To this end, the research question is as follows: How to realize the 3D IC design, how to manage VLS 3D IC and how to solve the thermal issues in the 3D IC. In this context, the simulation methods for substrate and also relative connectivity (TSV, RDL, Micro strip and circuits embedded into the substrate) are proposed. In order to satisfy the research demand, a 3D-TLE and a substrate impedance are programmed in Matlab, which can automatically extract from any contacts; impedance, of arbitrary shape and arbitrary material. The extractor is 100% compatible with SPICE core simulator, and verified with measurement results and FEM simulation results. And as for a demo, a 26 GHz frequency and 2GHz bandwidth RF filter is propose in this work. Another electro-thermal simulator is also programmed and verified with ADS. As a solution to the local heat dissipation, flat heat pipe (FHP) is proposed as a prospective component. The heat-pipe model is verified with FEM simulation. The substrates noise analysis method and electrical and thermos-mechanical keep-out-of-zone (KOZ) calculation methods are also presented.

FIP=Factory Instrumentation Protocol. On réalise un circuit intégré de communication pour le réseau FIP, projet national de communication entre automates réflexes, capteurs et actionneurs. Le circuit intégré est spécifié pour permettre soit la connexion de capteurs simples, soit la connexion de capteurs intelligents ou des automates de réseau. La conception de ce circuit intégré «à la demande» résulte d'une méthodologie originale. Cette méthodologie est orientée vers la conception de circuits VLSI de communication à partir d'une bibliothèque d'opérateurs flexibles, d'une part pour réduire le temps de conception, d'autre part pour donner la possibilité aux ingénieurs non spécialistes en conception de concevoir eux-mêmes leur circuit

Dans la méthode de conception sûre et descendante CAPRI applicable aux circuits intégrés VLSI, on analyse les spécifications initiales à la définition de l'architecture du circuit. La méthode proposée est une méthode par affinements successifs de spécifications dans laquelle on distingue: 1) le choix des algorithmes; 2) le choix du chemin de données associé aux blocs fonctionnels; 3) le choix de la structure de la partie contrôle. Application de la démarche descendante au microordinateur 80 C48 d'INTEL en technologie CMOS

Le Convertisseur Analogique Numérique (CAN) est une brique essentielle de la ré- ception et du traitement des données à très haut débit. L’architecture de type "flash" effectue la quantification en comparant simultanément le signal analogique d’entrée à l’ensemble des références du codeur, ce qui en fait, par construction, l’architecture la plus rapide de CAN. Par le passé, cette architecture a démontré des capacités de codage supérieures à 20GS/s dans les conditions de Nyquist. Cependant, cette capac- ité à travailler à très haute vitesse a donné le jour à des réalisations très consommantes (plusieurs Watts) donc peu efficaces énergétiquement. Cette thèse explore différentes approches d’optimisation de l’efficacité énergétique des CAN "flash". Afin de min- imiser la consommation du CAN, il n’y a pas d’Echantillonneur-Bloqueur (EB) en tête du circuit. Les étages d’entrée du codeur sont ainsi exposés à la pleine bande passante du signal, à savoir DC-10GHz. Ceci impose des contraintes très strictes sur la précision temporelle de la détection et de la quantification du signal. L’essentiel de cette thèse est donc concentré sur l’analyse des effets hautes frèquences impactant la conception des éléments frontaux du CAN. La validité et l’efficacité des méthodes présentées sont démontrées par des mesures autour d’un CAN 6 bit 20 GS/s. En em- pruntant les techniques de conception des circuits ultra-rapides et en exploitant le po- tentiel haute-fréquence de la technologie à l’état de l’art SiGe BiCMOS, un circuit complètement analogique a ainsi pu être réalisé. Ce CAN est mono-voie et n’a besoin d’aucune calibration ou correction, ni d’assistance digitale. Avec à peine 1W, ce cir- cuit atteint un record d’efficacité énergétique dans l’état de l’art des CAN rapides non entrelacés. / High speed Analog-to-Digital Converters (ADC) are essential building blocks for the reception and processing in high data rate reception circuits. The flash ADC archi- tecture performs the digitization by comparing the analog input signal to all refer- ence levels of the quantization range simultaneously and is thus the fastest architecture available. In the past the flash architecture has been employed successfully to digitize signals at Nyquist rates beyond 20 GS/s. However the inherent high speed operation has led to power consumptions of several watts and hence to poor energy efficien- cies. This thesis explores approaches to optimize the energy efficiency of flash ADCs. In particular, no dedicated track-and-hold stage is used at the high speed data input. This imposes very stringent requirements on the timing accuracy and level accuracy in the high speed signal distribution to the comparators. The comparators need to ex- hibit a very high speed capability to correctly perform the quantization of the signal against the reference levels. The main focus of this thesis is hence the investigation of design relevant high frequency effects in the analog ADC frontend, such as the bandwidth requirement of overdriven comparators, the data signal distribution over a passive transmission line tree and the dynamic linearity of emitter followers. The correctness and efficacy of the presented methods is demonstrated by measurement results of a 6 bit 20 GS/s Nyquist rate flash ADC fabricated within the context of this work. The demonstrator ADC operates without time interleaving, no calibration or correction whatsoever is needed. By employing design techniques borrowed from high speed analog circuits engineering and by exhausting the high speed potential of a state-of-the-art SiGe BiCMOS production technology, a flash ADC with a record energy efficiency could be realized.

Les domaines d'application de la cryptographie embarquée sont très divers et se retrouvent au croisement de toutes les applications personnelles, avec un besoin évident de confidentialité des données et également de sécurité d'accès des moyens de paiement. Les attaques matérielles invasives ont fait de tous temps partie de l'environnement industriel. L'objectif de cette thèse est de proposer de nouvelles solutions pour protéger les circuits intégrés contre ces attaques physiques. La première partie décrit les notions d'attaques par canaux cachés, d'attaques invasives et de retro-conception. Plusieurs exemples de ces types d'attaques ont pu être mis en œuvre pendant le travail de recherche de cette thèse, ils sont présentés en détail dans cette partie. La deuxième partie est consacrée à des propositions de différentes contre-mesures pour contrer des attaques par canaux cachés ayant pour vecteur la consommation de courant. La troisième partie est dédiée à la protection contre les attaques invasives en utilisant divers types de boucliers et capteurs. Nous conclurons ce manuscrit de thèse par la proposition d'un bouclier actif cryptographique inviolable ayant pour but premier de contrer Je sondage, mais aussi celui de détecter l'injection de fautes et d'être immunisé contre les analyses par consommation de courant. / Embedded security applications are diverse and at the center of all personal embedded applications. They introduced an obvious need for data confidentiality and security in general. Invasive attacks on hardware have always been part of the industrial scene. The aim of this thesis is to propose new solutions in order to protect embedded circuits against some physical attacks described above. ln a first part of the manuscript, we detail the techniques used to achieve side-channel, invasive attacks and reverse engineering. I could implement several of these attacks during my thesis research, they will be detailed extensively. ln the second part we propose different hardware countermeasures against side-channel attacks. The third part is dedicated to protection strategies against invasive attacks using active shielding and we conclude this work by proposing an innovative cryptographic shield which is faulty and dpa resistant.