Cette étude porte sur l'intégration hybride de transistors à un électron (single-electron transistor, SET) dans un noeud technologique CMOS. Les SETs présentent de forts potentiels, en particulier en termes d'économies d'énergies, mais ne peuvent complètement remplacer le CMOS dans les circuits électriques. Cependant, la combinaison des composants SETs et MOS permet de pallier à ce problème, ouvrant la voie à des circuits à très faible puissance dissipée, et à haute densité d'intégration. Cette thèse se propose d'employer pour la réalisation de SETs dans le back-end-of-line (BEOL), c'est-à-dire dans l'oxyde encapsulant les CMOS, le procédé de fabrication nanodamascène, mis au point par C. Dubuc.

Ce travail présente quelques contributions en arithmétique des ordinateurs pour le matériel et le logiciel. L'arithmétique des ordinateurs est la branche de l'informatique qui traite des représentations des nombres, des algorithmes pour effectuer les calculs de base en machine, la validation de la qualité des calculs, l'analyse de l'efficacité des calculs et des outils d'aide à la conception de systèmes de calcul arithmétique. Nos travaux comportent des liens avec les domaines de la conception de circuits intégrés numériques, de l'architecture des machines et du développement logiciel de bibliothèques de calcul. Les principaux domaines d'application de nos travaux sont: le calcul numérique dans les systèmes embarqués, la cryptographie et la sécurité numérique, le traitement numérique du signal et des images et de façon plus limitée les dispositifs numériques de contrôle-commande en automatique. Le mémoire résume les travaux de recherche effectués, seul et en collaboration, depuis octobre 1997. Ces travaux portent sur: l'arithmétique en ligne, des architectures reconfigurables, des méthodes d'évaluation de fonctions à base de tables, la division pour circuits asynchrones, des opérateurs arithmétiques spécifiques pour FPGA, des variantes de la multiplication comme la multiplication par des constantes ou tronquée, des bibliothèques flottantes pour processeurs entiers, la division par des constantes, l'évaluation de fonctions par approximation polynomiale, des opérateurs arithmétiques pour la basse consommation d'énergie, la modélisation et l'évaluation de la consommation d'opérateurs arithmétiques, des opérateurs arithmétiques pour la cryptographie (corps finis et sécurisation contre des attaques physiques), la génération de diviseurs matériels, la bibliothèque logicielle PACE pour la cryptographie, la consommation d'énergie dans les processeurs graphiques, la maîtrise des erreurs d'arrondi dans les outils de CAO, la génération de nombres vraiment aléatoires et l'arithmétique par estimation.

Les composants hyperfréquences embarqués dans des satellites utilisent actuellement l'encapsulation hermétique dans des boîtiers métalliques ou céramiques. La très forte amélioration des matériaux organiques en termes de dégazage et d'impureté ionique notamment rend possible l'utilisation de solutions quasi-hermétiques pour l'environnement spatial. Les encapsulations plastiques ouvrent des perspectives avérées de gain de dimension et de coût. La validation d'une technologie d'encapsulation repose sur la réalisation d'essais de fiabilité normatifs (1000 heures à 85°C et 85% d'humidité relative). Ces essais sont applicables quels que soient le profil de stockage de la mission, le type d'encapsulation et la technologie des composants utilisés. Les conditions de réalisation de ces essais ne sont pas clairement définies, par exemple l'application ou pas d'un fort champ électrique au niveau du composant. Or ce seul paramètre devient prépondérant lorsque les conditions sont réunies pour permettre la mise en place de phénomènes de corrosion. Ces travaux de thèse se sont axés sur la compréhension des mécanismes de défaillance mis en jeu dans des tests de vieillissement accéléré en chaleur humide. Pour cela, une méthodologie a été mise en œuvre pour établir les signatures électriques en statique de composants défaillants de deux filières technologiques de MMICs GaAs. Ces tests ont été reproduits sur des composants avec et sans encapsulation par une résine époxyde chargée silice, déposée selon le procédé dam-and-fill. Ainsi, il a été possible de distinguer les défaillances liées à la dégradation intrinsèque des composants, de l'effet protecteur ou non de l'encapsulation plastique. En parallèle, le comportement d'échantillons de résines sous différentes ambiances de chaleur humide a été testé et une modélisation a été proposée pour prédire leur prise d'humidité. Concernant l'effet de l'encapsulation par dam-and-fill, les résultats obtenus ont été contradictoires et dépendant des lots de composants. Ces résultats sont à pondérer par la taille restreinte de l'échantillonnage des files de test. En effet, pour la technologie représentative de cette étude, la présence d'une encapsulation plastique, pour un premier lot de composants, a eu tendance d'une part, à ne pas éviter ni même retarder l'apparition de fuites électriques, et d'autre part à aggraver ces dégradations, au point de mener à des défaillances dans la majorité des cas. De plus, des doutes subsistent sur la qualité de ce lot, notamment celle de la passivation. Pour un second lot de composants testés de technologie identique, il a été observé une amélioration de la résistance à l'humidité des composants encapsulés, vis-à-vis des puces nues. L'analyse de défaillance des composants encapsulés est extrêmement difficile car il faut pouvoir accéder aux défauts à la surface, voire sous la surface, du composant protégé. Une solution alternative a donc été cherchée afin de contourner les problèmes posés par la présence du matériau d'encapsulation. La nouvelle approche proposée combine la thermographie infrarouge avec la méthode du point chaud, l'imagerie en optique et l'analyse aux rayons X. Le défaut est tout d'abord localisé par la face avant, malgré la présence de la résine d'encapsulation. Ensuite, la transparence du substrat GaAs aux infrarouges permet des observations par la face arrière du composant. Une méthodologie de préparation relativement simple et rapide a pu être proposée et sa faisabilité démontrée.

Le développement de l'électronique dans les systèmes embarqués à application aéronautique, spatial, ou encore automobile est alimenté par des performances croissantes, une intégration poussée et des coûts attractifs, permettant aux industriels d'offrir des solutions techniques et économiques concurrentielles. Néanmoins, cette évolution rapide nécessite une remise en cause permanente des méthodes de conception des systèmes embarqués, dont on doit garantir la maîtrise du comportement dans des environnements sévères. En particulier, la maîtrise de la compatibilité électromagnétique (CEM) est un élément clé de la réussite des challenges d'intégration et d'évolution technologique. Cette étude décrit les différentes phases de modélisation de l’immunité d’un circuit intégré analogique, basée sur les informations techniques non confidentielles données par le fabricant du circuit intégré et l’extraction des modèles électriques des éléments du circuit imprimé. Notre travail apporte un cas d’étude dans le cadre d’une proposition de norme "IEC" (International Electrotechnical Commission) sous la référence IEC-62433. De plus, dans ce mémoire, nous mettons en évidence l’impact du vieillissement des composants électroniques sur les performances CEM. Différentes technologies et types de circuits intégrés sont étudiés pour apporter une analyse qualitative sur l’évolution des paramètres CEM après une certaine durée de vie. Nous proposons une méthodologie de qualification pour apprécier l’évolution des marges CEM sous la dénomination « fiabilité électromagnétique ». Cette méthode, basée sur des procédés expérimentaux et statistiques, permet de caractériser l’impact du vieillissement des composants électroniques sur les paramètres CEM. Ces travaux mettent en évidence l’intérêt d’introduire le facteur « effet du temps » dans nos modèles d’immunité afin de garantir la compatibilité électromagnétique de nos systèmes électroniques embarqués tout au long de leur profil de mission / The development of electronic embedded systems in aerospace application, spatial, or automotive is powered by increased performance, advanced integration and attractive prices, enabling manufacturers to offer technical solutions and economic competitiveness. However, this rapid evolution necessitates a questioning of permanent methods of designing embedded systems that must guarantee the control of behavior in severe environments. In particular, the control of electromagnetic compatibility "EMC" is importante of successful challenges of integration and evolution technology. This study describes the various stages of immunity modeling an analog integrated circuit, based on non-confidential technical information given by the manufacturer of the integrated circuit and models extraction of electrical printed circuit board. Our work provides a case study in the context of standard proposal "IEC" (International Electrotechnical Commission) under reference IEC-62433. Moreover, in this repport we show the impact of aging electronic components on EMC performance. Different types of technologies and integrated circuits are designed to provide a qualitative analysis on the evolution of EMC parameters after a period lifetime. We propose a methodology for qualification of the evolution of EMC margins under the name "electromagnetic reliability". This method, based on experimental methods and statistics, used to characterize the impact of the aging of electronics components on the EMC parameters. These works demonstrate the interest of introducing the factor "time effect" in our immunity models to ensure the electromagnetic compatibility of our electronics systems throughout their mission profile

Ce travail vise à étudier l’apport des technologies d’intégration 3D à l’imagerie CMOS ultra-rapide. La gamme de vitesse d’acquisition considérée ici est du million au milliard d’images par seconde. Cependant au-delà d’une dizaine de milliers d’images par seconde, les architectures classiques de capteur d’images sont limitées par la bande passante des buffers de sortie. Pour atteindre des fréquences supérieures, une architecture d’imageur burst est utilisée où une séquence d’une centaine d’images est acquise et stockée dans le capteur. Les technologies d’intégration 3D ont connu un engouement depuis une dizaine d’années et sont considérées comme une solution complémentaire aux travaux menés sur les dispositifs (transistors, composants passifs) pour améliorer les performances des circuits intégrés. Notre choix s’est porté sur une technologie où les circuits intégrés sont directement empilés avant la mise en boitier (3D-SIC). La densité d’interconnexions entre les différents circuits est suffisante pour permettre l’implémentation d’interconnexions au niveau du pixel. L’intégration 3D offre d’intéressants avantages à l’imagerie intégrée car elle permet de déporter l’électronique de lecture sous le pixel. Elle permet ainsi de maximiser le facteur de remplissage du pixel tout en offrant une large place aux circuits de conditionnement du signal. Dans le cas de l’imagerie burst, cette technologie permet de consacrer une plus grande surface aux mémoires dédiées au stockage de la séquence d’image et ce au plus proche des pixels. Elle permet aussi de réaliser sur la puce la conversion analogique numérique des images acquises. / This work aims to study the inflows of the 3D integration technology to ultra-high speed CMOS imaging. The acquisition speed range considered here is between one million to one billion images per second. However above ten thousand images per second, classical image sensor architectures are limited by the data bandwidth of the output buffers. To reach higher acquisition frequencies, a burst architecture is used where a set of about one hundred images are acquired and stored on-chip. 3D integration technologies become popular more than ten years ago and are considered as a complementary solution to the technological improvements of the devices. We have chosen a technology where integrated circuits are stacked on the top of each other (3D-SIC). The interconnection density between the circuits is high enough to enable interconnections at the pixel level. The 3D integration offers some significant advantages because it allows deporting the readout electronic below the pixel. It thus increases the fill factor of the pixel while offering a wide area to the signal processing circuit. For burst imaging, this technology provides more room to the memory dedicated to the image storage while staying close to the pixel. It also allows implementing analog to digital converter on-chip.

L’intégration photonique permet de réduire la taille et la consommation d’énergie des systèmes de communication par fibre optique par rapport aux systèmes assemblés à partir de composants unitaires. Cette technologie a récemment suscité un grand intérêt avec les progrès de l’intégration sur InP et le développement de la photonique sur silicium. Cette dernière challenge la plate-forme d’intégration sur InP car des composants à hautes performances et faibles coûts peuvent être fabriqués dans des fonderies originellement développées pour la microélectronique. Les lasers sont l'une des pièces maitresses des émetteurs-récepteurs pour les communications optiques. Leur intégration sur la plateforme silicium permet de développer des émetteurs-récepteurs comprenant les fonctions critiques d’émission de lumière, de modulation et de détection sur une même puce. L’intégration de matériaux III-V par collage moléculaire sur plaque silicium permet de produire de grands volumes : plusieurs dizaines voire centaines de composants sont réalisés par wafer. Dans cette thèse, j’ai étudié théoriquement et expérimentalement les propriétés des lasers accordables basés sur des résonateurs en anneau en silicium, des lasers à rétroaction distribuée modulés directement et des lasers à haut facteur de qualité qui présentent un faible bruit de phase et d’intensité. / Photonic integration reduces the size and energy consumption of fiber optic communication systems compared to systems assembled from discrete components. This technology has recently attracted a great interest with the progress of integration on InP and the development of silicon photonics. The latter challenges the integration platform on InP as high-performance and low-cost components can be manufactured in foundries originally developed for microelectronics. Lasers are one of the main parts of transceivers for optical communications. With their integration on the silicon platform, transceivers that include the critical functions of light emission, modulation and detection on the same chip can be made. In the heterogeneous integration platform, components are manufactured in high volumes: several tens or even hundreds of components are produced per wafer. In this thesis, I studied theoretically and experimentally the properties of tunable lasers based on silicon ring resonators, directly modulated distributed feedback lasers and low noise high-quality factor lasers

L’intégration ultime de convertisseurs à découpage repose sur deux axes de recherche. Le premier axe est de développer les convertisseurs à capacités commutées. Cette approche est compatible avec une intégration totale sur silicium, mais limitée en terme de densité de puissance. Le second axe est l’utilisation de convertisseurs à inductances, qui pâtissent d’imposants composants passifs. Une augmentation de la fréquence permet de réduire les valeurs des composants passifs. Cependant une augmentation de la fréquence implique une augmentation des pertes par commutation, ce qui est contrebalancé par l’utilisation d’une technologie de fabrication plus avancée. Ces technologies plus avancées souffrent quant à elles de limitations au niveau de leur tension d’utilisation. Convertir une tension de 3,3V vers une tension de 1,2V apparait donc comme un objectif ambitieux, particulièrement dans le cas où les objectifs de taille minimale et de rendement supérieur à 90 % sont visés. Un assemblage 3D des composants actifs et passifs permet de minimiser la surface du système. Un fonctionnement à haute fréquence est aussi considéré, ce qui permet de réduire les valeurs requises pour les composants passifs. Dans le contexte de l’alimentation « on-chip », la technologie silicium est contrainte par les fonctions numériques. Une technologie 40 nm CMOS de type « bulk » est choisie comme cas d’étude pour une tension d’entrée de 3,3 V. Les transistors 3,3 V présentent une figure de mérite médiocre, les transistors 1,2 V sont donc choisis. Ce choix permet en outre de présenter une meilleure compatibilité avec une future intégration sur puce. Une structure cascode utilisant trois transistors en série est étudiée est confrontée à une structure standard à travers des simulations et mesures. Une fréquence de +100MHz est choisie. Une technologie de capacités en tranchées est sélectionnée, et fabriquée sur une puce séparée qui servira d’interposeur et recevra la puce active et les inductances. Les inductances doivent être aussi fabriquées de manière intégrée afin de limiter leur impact sur la surface du convertisseur. Ce travail fournit un objet contenant un convertisseur de type Buck à une phase, avec la puce active retournée (« flip-chip ») sur l’interposeur capacitif, sur lequel une inductance est rapportée. Le démonstrateur une phase est compatible pour une démonstration à phases couplées. Les configurations standard et cascode sont comparées expérimentalement aux fréquences de 100 MHz et 200 MHz. La conception de la puce active est l’élément central de ce travail, l’interposeur capacitif étant fabriqué par IPDiA et les inductances par Tyndall National Institute. L’assemblage des différents sous-éléments est réalisé via des procédés industriels. Un important ensemble de mesures ont été réalisées, montrant les performances du convertisseur DC-DC délivré, ainsi que ses limitations. Un rendement pic de 91,5 % à la fréquence de 100 MHz a été démontré. / Ultimate integration of power switch-mode converter relies on two research paths. One path experiments the development of switched-capacitor converters. This approach fits silicon integration but is still limited in term of power density. Inductive DC-DC architectures of converters suffer by the values and size of passive components. This limitation is addressed with an increase in frequency. Increase in switching losses in switches leads to consider advanced technological nodes. Consequently, the capability with respect to input voltage is then limited. Handling 3.3 V input voltage to deliver an output voltage in the range 0.6 V to 1.2 V appears a challenging specification for an inductive buck converter if the smallest footprint is targeted at +90 % efficiency. Smallest footprint is approached through a 3D assembly of passive components to the active silicon die. High switching frequency is also considered to shrink the values of passive components as much as possible. In the context of on-chip power supply, the silicon technology is dictated by the digital functions. Complementary Metal-Oxide- Semiconductor (CMOS) bulk C40 is selected as a study case for 3.3 V input voltage. 3.3 V Metal-Oxide-Semiconductor Field-Effect Transistor (MOSFET) features poor figure of merits and 1.2 V standard core, regular devices are preferred. Moreover future integration as an on-chip power supply is more compatible. A three-MOSFET cascode arrangement is experimented and confronted experimentally to a standard buck arrangement in the same technology. The coupled-phase architecture enables to reduce the switching frequency to half the operating frequency of the passive devices. +100MHz is selected for operation of passive devices. CMOS bulk C40 offers Metal-Oxide-Metal (MOM) and MOS capacitors, in density too low to address the decoupling requirements. Capacitors have to be added externally to the silicon die but in a tight combination. Trench-cap technology is selected and capacitors are fabricated on a separate die that will act as an interposer to receive the silicon die as well as the inductors. The work delivers an object containing a one-phase buck converter with the silicon die flip-chipped on a capacitor interposer where a tiny inductor die is reported. The one-phase demonstrator is suitable for coupled-phase demonstration. Standard and cascode configurations are experimentally compared at 100 MHz and 200 MHz switching frequency. A design methodology is presented to cover a system-to-device approach. The active silicon die is the central design part as the capacitive interposer is fabricated by IPDiA and inductors are provided by Tyndall National Institute. The assembly of the converter sub-parts is achieved using an industrial process. The work details a large set of measurements to show the performances of the delivered DC/DC converters as well as its limitations. A 91.5% peak efficiency at 100MHz switching frequency has been demonstrated.

De plus en plus d'applications spécifiques embarquées exigent de larges blocs de mémoires statiques SRAM. En particulier il y a un besoin de mémoires inconditionnellement actives pour lesquelles la consommation d'énergie est un paramètre clé. Par exemple les réseaux sans fil hétérogènes sont caractérisés par plusieurs interfaces tournées vers des réseaux différents, donc de multiples adresses IP simultanées. Une grande quantité de mémoire est mobilisée et pose un sérieux problème de consommation d'énergie vis-à-vis de l'autonomie de système mobile. La stratégie classique d'extinction des blocs mémoire momentanément non opérationnelle ne permet qu'une réduction faible en consommation et limite les performances dynamiques du système. Il y a donc un réel besoin pour une mémoire toujours opérationnelle avec un très faible bilan énergétique. Par ailleurs les technologies CMOS avancées posent le problème de la variabilité et la conception de mémoire SRAM doit aboutir à un niveau de fiabilité très grand. La thèse discute les verrous techniques et industriels concernant la mémoire embarquée SRAM très faible consommation. Le cas de la mémoire toujours opérationnelle représente un défi pertinent. Un état de l'art balaie les architectures SRAM avec plusieurs points de vue. Une discussion à propos de la modélisation analytique statistique comme moyen de simplification de la conception en 32nm a été développée. Une cellule alternative aux 6T, 7T et 8T, laquelle est appelée 5T-Portless présente des avantages et des performances qui repose sur son fonctionnement en mode courant à l'origine de la réduction significative de la consommation dynamique ajoutée à une cellule intrinsèquement peu fruiteuse. Un démonstrateur de 64kb (1024x64b) en CMOS32nm a été réalisé, les résultats de mesure confirment l'intérêt industriel de cette mémoire. / The PhD thesis focuses on the always-on low power SRAM memories (essentially low dynamic power) in thin CMOS technology node CMOS 32nm and beyond. It reviews the state of the art of the eSRAM and describes different techniques to reduce the static and dynamic power consumption with respect the variability issue. Main techniques of power reduction are reviewed with their contributions and their limitations. It presents also a discussion about a statistical variability modeling and the variability effects on the yield. An original low power architecture based on 5T-Portless bit-cell is presented, with current mode read/write operations, as an ideal candidate for the always-on SRAM memories. A test chip implementation in CMOS 32nm of the 5T-Porless is designed and a comparison with an existing 6T SRAM memory is presented based on simulation. Some test chip functionality results and power consumption are performed. Finally the conclusion highlights the major contributions of the study and discusses the various simplification assumptions to see possible limitations. It is concluded affirmatively about industrial interest of the 5T-Portless SRAM for always-on embedded applications. Perspectives concern the analytical modeling for statistical behavior of SRAM as the Monte-Carlo approach is no more practicable. The migration of the 5T-Portless SRAM may be already considered in advanced nodes.

Cette thèse de doctorat s’inscrit dans la thématique de la fiabilité des circuits intégrés dans l’industrie de la microélectronique. Un circuit intégré peut être exposé à des agresseurs électriques potentiellement dangereux pendant toute sa durée de vie. Idéalement, les circuits devraient pouvoir encaisser ces excès d’énergie sans perdre leur fonctionnalité. En réalité, des défaillances peuvent être observées lors de tests de qualification ou en application finale. Il est donc dans l’intérêt des fabricants de réduire ces défaillances. Actuellement, il existe des circuits de protection sur puce conçus pour dévier l’énergie de ces agresseurs à l’écart des composants fragiles. Le terme anglophone Electrical Overstress (EOS) englobe tous les agresseurs électriques qui dépassent une limite au-delà de laquelle les composants peuvent être détruits. La définition de ce terme est traitée en détail dans la thèse. L’objectif de cette thèse est de comprendre le statut du sujet des EOS dans l’industrie. On propose ensuite une nouvelle méthodologie de caractérisation de circuits pour quantifier leur robustesse face à des formes d’onde représentatives présélectionnées. On propose également des solutions de circuits de protection sur puce que ce soit au niveau de nouveaux composants actifs ou au niveau de la conception des circuits électroniques de protection. Par exemple on propose un nouveau composant basé sur le thyristor qui a la capacité de s’éteindre même si la tension d’alimentation est présente sur l’anode. Une autre proposition est de désactiver les circuits de protection face aux décharges électrostatiques lorsque les puces sont dans un environnement où l’on est sur ou ces agresseurs ne présentent plus de danger. Finalement, des perspectives du travail de thèse sont citées. / This Ph.D. thesis concerns reliability issues in the microelectronics industry for the most advanced technology nodes. In particular, the Electrical OverStress (EOS) issue is studied. Reducing EOS failures in Integrated Circuits (ICs) is becoming more and more important. However, the EOS topic is very complex and involves many different causes, viewpoints, definitions and approaches. In this context, a complete analysis of the current status of the EOS issue is carried out. Then, the Ph.D. objectives can be defined in a clear way. In particular, robustness increase of on-chip protection structures and IC characterization against EOS-like aggressors are two of the main goals. In order to understand and quantify the behavior of ICs against these aggressors, a dedicated EOS test bench is put in place along with the definition of a characterization methodology. A full characterization and comparison is performed on two different Electro- Static Discharge (ESD) power supply clamps. After identifying the potential weaknesses of the promising Silicon-Controlled Rectifier (SCR) device, a new SCR-based device with a turn-off capability is proposed and studied thanks to 3-D Technology Computer-Aided Design (TCAD)simulation. Triggering and turn-off behaviors are studied, as well as its optimization. Finally, three different approaches are proposed for improving the robustness of the IC onchip protection circuits. They are characterized thanks to the EOS test bench which allows identifying their assets as well as their points of improvement.

Les circuits intégrés (CI) devenant de plus en plus complexes et vulnérables face aux décharges électrostatiques (ESD pour ElectroStatic Discharge), la capacité à vérifier de manière fiable la présence de défauts de conception ESD sur des puces comptant plusieurs milliards de transistors avant tout envoi en fabrication est devenu un enjeu majeur dans l’industrie des semi-conducteurs. Des outils commerciaux automatisés de dessin électronique (EDA pour Electronic Design Automation) et leur flot de vérification associé permettent d’effectuer différents types de contrôles qui se sont révélés être efficaces pour des circuits avec une architecture classique. Cependant, ils souffrent de limitations lorsqu’ils sont confrontés à des architectures inhabituelles, dites custom. De plus, ces méthodes de vérification sont généralement effectuées tard dans le flot de conception, rendant toute rectification de dessin coûteuse en termes d’efforts correctifs et de temps. Cette thèse de doctorat propose une méthodologie de vérification ESD systématique et multi-échelle introduite dans un outil appelé ESD IP Explorer qui a été spécifiquement implémenté pour couvrir le flot de conception dans sa globalité et pour adresser des circuits dits custom. Il est composé d’un module de reconnaissance et d’un module de vérification. Le module de reconnaissance identifie tout d’abord et de manière automatisée les structures de protection ESD, embarquées sur silicium dans le circuit intégré pour améliorer leur robustesse ESD, selon un mécanisme de reconnaissance topologique. Le module de vérification convertit ensuite le réseau de protection ESD, formé des structures de protection ESD, en un graphe dirigé. Finalement, une analyse ESD quasi-statique reposant sur des algorithmes génériques issus de la théorie des graphes est effectuée sur la globalité du circuit à vérifier. Des algorithmes d’apprentissage automatique ont été employés pour prédire les comportements quasi-statiques des protections ESD à partir des paramètres d’instance de leurs composants élémentaires sous la forme d’une liste d’interconnexions. L’avantage ici est qu’aucune simulation électrique n’est requise pendant toute la durée d’exécution d’ESD IP Explorer, ce qui simplifie l’architecture de l’outil et accélère l’analyse. Les efforts d’implémentation ont été concentrés sur la compatibilité d’ESD IP Explorer avec le nœud technologique 28nm FD-SOI (pour Fully Depleted Silicon On Insulator). L’outil de vérification développé a été utilisé avec succès pour l’analyse d’un circuit incorporant des parties numériques et à signaux mixtes et comprenant plus de 1,5 milliard de transistors en seulement quelques heures. Des circuits custom qui n’ont pas pu être vérifiés au moyen d’outils de vérification traditionnels du fait de problèmes d’incompatibilité ont également pu être soumis à analyse grâce à ESD IP Explorer. / As Integrated Circuits (ICs) become more complex and susceptible to ElectroStatic Discharges (ESD), the ability to reliably verify the presence of ESD design weaknesses over a multi-billion transistor chip prior to the tape-out is a major topic in the semiconductor industry. Commercial tools dedicated to Electronic Design Automation (EDA) and related verification flows are in charge of providing checks that have been proven to be efficient for circuits with a mainstream architecture. However, they suffer limitations when confronted with custom designs. Moreover, these verification methods are often run late in the design flow, making any design re-spin costly in terms of corrective efforts and time. This Ph. D. thesis proposes a systematic and scalable ESD verification methodology embodied in a tool called ESD IP Explorer that has been specifically implemented to cover the entire design flow and to comply with custom circuit architectures. It is composed of a recognition module and a verification module. The recognition module first automatically identifies ESD protection structures, embedded in integrated circuits to enhance their ESD hardness, according to a topology-aware recognition mechanism. The verification module then converts the ESD protection network that is formed by ESD protection structures into a directed graph. There, technology-independent and graph-based verification mechanisms perform a chip-scale quasistatic ESD analysis. Machine learning algorithms have been used in order to infer the quasistatic behavior of ESD IPs from the netlist instance parameters of their primary devices. This approach has the advantage that no simulation is required during the execution of ESD IP Explorer, which makes the tool architecture simpler and improves execution times. Implementation efforts pertained to the compliance of ESD IP Explorer with the 28nm Fully Depleted Silicon On Insulator (FD-SOI) technology node. The developed verification tool has been used to successfully analyze a digital and mixed-signal circuit prototype counting more than 1.5 billion transistors in several hours, as well as custom designs that could not be analyzed by means of traditional verification tools due to incompatibility issues.