Cette thèse traite de synthétiseurs de fréquence, et plus précisément de diviseurs de fréquence fractionnaires qui sont des blocs critiques en radiocommunications. Une nouvelle méthode pour la division de fréquence fractionnaire y est présentée : Elle est basée sur la répartition aléatoire de l'erreur de phase. Deux implémentations de cette méthode sont proposées. Le spectre du bruit de phase en sortie de diviseur est débarrassé de toute raie parasite. L'énergie habituellement contenue dans ces raies étant uniformément répartie sur l'ensemble du spectre, ce dernier adopte un profil plat. La solution proposée peut être implémentée dans des synthétiseurs de fréquence tels que les Boucles à Verrouillage de Phase (PLL). Puisque aucune mise en forme du bruit n'est appliquée par le diviseur, la bande passante de la PLL peut être optimisée. Dans ces conditions, la possibilité d'une modulation directe haut débit de la PLL résultante est étudiée. Pour finir, des solutions d'optimisation du système résultant sont étudiées. / This dissertation deals with frequency synthesis and more specifically with the fractional frequency divider, one of the most critical blocks in radio frequency systems. A new fractional division method is presented along with two possible embodiments. It is based on a random dithering of the phase error. The divider output spectrum is cleaned from any fractional spurious tone. The spurious tones energy is uniformly spread on the whole spectrum, without noise shaping. The proposed solution can be implemented in frequency synthesizers like Phase Locked Loops (PLL). As no noise shaping is applied, the PLL bandwidth can be optimized. In this context, the possibility of high data-rate direct modulation is studied. Finally, solutions for the optimization of the resulting system are inspected.

The aim of this thesis is introduce readers to the basics of digital frequency synthesis and design of direct digital synthesizer with circuit AD9951 by Analog Devices. The device will be controlled from a PC via USB. The device works with internal oscillator, with the ability to connect an external frequency standard of 10 MHz. On input is frequency doubler with transistor. Outpu signal is filtered by low-pass filter and amplified by monolitic amplifier ERA-3+.

Cette thèse porte sur les aspects de conception d'un synthétiseur de fréquence pour les émetteurs-récepteurs dans les architectures multi-radios cognitives. La largeur de bande couverte par ce synthétiseur multi-radio correspond à la bande de fréquences des normes de communication sans fil les plus diffusées, fonctionnant dans la bande de fréquence de 800 MHz à 6 GHz. Du fait que l'opération multi-standard est indispensable, le synthétiseur doit répondre aux exigences les plus strictes et parfois contradictoires. Compte tenu de ces exigences, une nouvelle approche pour une synthèse de fréquence multi-mode a été conçue. Un synthétiseur de fréquence hybride, basé sur le principe de la boucle à verrouillage de phase a été proposé et un nouveau protocole de commutation a été présenté et validé sur une carte d'évaluation expérimentale. Cette approche combine les modes fractionnel et entier avec une topologie de filtre à bande commuté. Par rapport aux techniques standard, la configuration hybride permet une grande souplesse en matière de reconfiguration et d'ailleurs, elle offre une complexité des circuits relativement faible ainsi qu'une faible consommation électrique. Cette architecture assure la reconfiguration de la bande passante de la boucle ainsi que la résolution, le niveau du bruit de phase et du temps d'accrochage et, par conséquent, elle peut s'adapter à des besoins divers, imposés par les normes concernées. Des analyses correspondantes, des simulations et des mesures ont été réalisées afin de vérifier les performances et les fonctionnalités de la solution proposée. A part la conception du synthétiseur de fréquence multi-radio, une campagne de mesures régionales de l'utilisation du spectre radio a été réalisée dans le cadre de la recherche de cette thèse. Ces mesures sont fondées sur le principe de détection de l'énergie et nous démontrent le degré d'utilisation du spectre radio dans les différentes régions, notamment dans la ville de Brno en République Tchèque et dans la ville de Paris et sa banlieue en France. L'objectif de cette campagne de mesures expérimentales a été d'estimer le degré d'utilisation du spectre radio dans des environnements différents et de souligner le fait qu'une nouvelle approche pour la gestion du spectre radio est inévitable / This doctoral thesis deals with design aspects of a reconfigurable frequency synthesizer for flexible radio transceivers in future cognitive multi-radios. The frequency bandwidth to be covered by this multi-radio synthesizer corresponds to the frequency bands of the most diffused wireless communication standards in the frequency band 800 MHz to 6 GHz. Since multi-standard operation is required, the synthesizer must fulfil the most stringent and sometimes conflicting requirements. Given these requirements, a novel approach for multi-mode frequency synthesis has been conceived. A hybrid phase locked loop based frequency synthesizer has been proposed and a novel switching protocol has been presented and validated on an experimental evaluation board. This approach combines fractional-N and integer-N modes of operation with switched loop filter topology. Compared to standard PLL techniques, the hybrid configuration provides a great flexibility in terms of reconfiguration and moreover, it offers relatively low circuit complexity and low power consumption. This architecture provides reconfiguration of the loop bandwidth, frequency resolution, phase noise and settling time performance and hence, it can adapt itself to diverse requirements given by the concerned wireless communication standards. Corresponding analyses, simulations and measurements have been carried out in order to verify the performance and functionality of the proposed solution. A part from the design of the multiband frequency synthesizer, a set of regional measurements of the radio spectrum utilization has been carried out in the framework of this dissertation research. These measurements are based on the energy detection principle and provide a close look at the degree of radio spectrum utilization in different regions, namely in the city of Brno in the Czech Republic and in the city of Paris and one of its suburbs in France. The goal of the experimental measurement campaign has been to estimate the degree of radio spectrum usage in a particular environment and to point out the fact that a new approach for radio spectrum management is inevitable

La bande de fréquence non-licensée autour de 60 GHz est une alternative prometteuse pour couvrir les besoins en bande passante des futurs systèmes de communication. L'utilisation de modulations complexes (comme OFDM ou 64-QAM) à ces fréquences permet d'atteindre, en utilisant une technologie CMOS standard, des débits de plusieurs gigabits par seconde sur quelques mètres voire quelques dizaines de mètres. Pour atteindre ces performances, la tête d'émission-réception RF (front-end RF) doit être dotée d'une référence de fréquence haute performance. Dans ce travail, une architecture originale est proposée pour générer cette référence de fréquence haute performance. Elle repose sur la multiplication de fréquence d'ordre élevé (plusieurs dizaines) d'un signal de référence basse fréquence (moins de quelques GHz), tout en recopiant les propriétés spectrales du signal basse fréquence. Cette multiplication est réalisée en combinant la production d'un signal multi-harmonique dont la puissance est concentrée autour de la fréquence à synthétiser. L'harmonique d'intérêt est ensuite extraite au moyen d'un filtrage. Ces deux étapes reposent sur l'utilisation d'oscillateurs dans des configurations spécifiques. Ce travail porte à la fois sur la mise en équation et l'étude du fonctionnement de ce système, et sur la conception de circuits dans des technologies CMOS avancées (CMOS 40 nm, BiCMOS 55 nm). Les mesures sur les circuits fabriqués permettent de valider la preuve de concept ainsi que de montrer des performances à l'état de l'art. L'étude du fonctionnement de ce système a conduit à la découverte d'une forme particulière de synchronisation des oscillateurs ainsi qu'à l'expression de solutions approchées de l'équation de Van der Pol dans deux cas pratiques particuliers. Les perspectives de ce travail sont notamment l'intégration de cette synthèse innovante dans un émetteur-récepteur complet. / The 60-GHz unlicensed band is a promising alternative to perform the high data rate required in the next generation of wireless communication systems. Complex modulations such as OFDM or 64-QAM allow reaching multi-gigabits per second throughput over up to several tens of meters in standard CMOS technologies. This performance rely on the use of high performance millimeter-wave frequency synthesizer in the RF front-end. In this work, an original architecture is proposed to generate this high performance millimeter-wave frequency synthesizer. It is based on a high order (several tens) multiplication of a low frequency reference (few GHz), that is capable of copying the low frequency reference spectral properties. This high order frequency multiplication is performed in two steps. Firstly, a multi-harmonic signal which power is located around the harmonic of interest is generated from the low frequency reference signal. Secondly, the harmonic of interest is filtered out from this multi-harmonic signal. Both steps rely on the specific use of oscillators. This work deals with the circuit design on advanced CMOS technologies (40 nm CMOS, 55 nm BiCMOS) for the proof of concept and on the theoretical study of this system. This novel technique is experimentally validated by measurements on the fabricated circuits and exhibit state-of-the-art performance. The analytical study of this high order frequency multiplication led to the discovery of a particular kind of synchronization in oscillators and to approximated solutions of the Van der Pol equation in two different practical cases. The perspectives of this work include the design of the low frequency reference and the integration of this frequency synthesizer in a complete RF front-end architecture.

Direct Digital Frequency Synthesis (DDFS) is a method of producing an analog waveform, usually a sine wave, by generating a time varying signal in digital form a then performing a digital to analog conversion. Because operations within a DDFS device are primarily digital, it can offer fast switching between output frequencies, fine frequency resolution and operation over a broad spectrum of frequencies.

First, a frequency synthesizer for IEEE 802.15.4 / ZigBee transceiver applications that employs dynamic True Single Phase Clocking (TSPC) circuits in its frequency dividers is presented and through the analysis and measurement results of this synthesizer, the need for low power circuit techniques in frequency dividers is discussed. Next, Differential Cascode Voltage-Switch-Logic (DCVSL) based delay cells are explored for implementing radio-frequency (RF) frequency dividers of low power frequency synthesizers. DCVSL ip- ops offer small input and clock capacitance which makes the power consumption of these circuits and their driving stages, very low. We perform a delay analysis of DCVSL circuits and propose a closed-form delay model that predicts the speed of DCVSL circuits with 8 percent worst case accuracy. The proposed delay model also demonstrates that DCVSL circuits suffer from a large low-to-high propagation delay ( PLH) which limits their speed and results in asymmetrical output waveforms. Our proposed enhanced DCVSL, which we call DCVSL-R, solves this delay bottleneck, reducing PLH and achieving faster operation. We implement two ring-oscillator-based voltage controlled oscillators (VCOs) in 0.13 mu m technology with DCVSL and DCVSL-R delay cells. In measurements, for the same oscillation frequency (2.4GHz) and same phase noise (-113dBc/Hz at 10MHz), DCVSL-R VCO consumes 30 percent less power than the DCVSL VCO. We also use the proposed DCVSL-R circuit to implement the 2.4GHz dual-modulus prescaler of a low power frequency synthesizer in 0.18 mu m technology. In measurements, the synthesizer exhibits -135dBc/Hz phase noise at 10MHz offset and 58 mu m settling time with 8.3mW power consumption, only 1.07mWof which is consumed by the dual modulus prescaler and the buffer that drives it. When compared to other dual modulus prescalers with similar division ratios and operating frequencies in literature, DCVSL-R dual modulus prescaler demonstrates the lowest power consumption. An all digital phase locked loop (ADPLL) that operates for a wide range of frequencies to serve as a multi-protocol compatible PLL for microprocessor and serial link applications, is presented. The proposed ADPLL is truly digital and is implemented in a standard complementary metal-oxide-semiconductor (CMOS) technology without any analog/RF or non-scalable components. It addresses the challenges that come along with continuous wide range of operation such as stability and phase frequency detection for a large frequency error range. A proposed multi-bit bidirectional smart shifter serves as the digitally controlled oscillator (DCO) control and tunes the DCO frequency by turning on/off inverter units in a large row/column matrix that constitute the ring oscillator. The smart shifter block is completely digital, consisting of standard cell logic gates, and is capable of tracking the row/column unit availability of the DCO and shifting multiple bits per single update cycle. This enables fast frequency acquisition times without necessitating dual loop fi lter or gear shifting mechanisms. The proposed ADPLL loop architecture does not employ costly, cumbersome DACs or binary to thermometer converters and minimizes loop filter and DCO control complexity. The wide range ADPLL is implemented in 90nm digital CMOS technology and has a 9-bit TDC, the output of which is processed by a 10-bit digital loop filter and a 5-bit smart shifter. In measurements, the synthesizer achieves 2.5GHz-7.3GHz operation while consuming 10mW/GHz power, with an active area of 0.23 mm2.

The thesis is focused on the development of a radioamateur short-wave transceiver. The basic functions, features and parameters are described in the introduction. The bandplan and appropriate types of emission are also included in the introductory part. The frequency synthesis module is discussed in the second part of the document. Emphasis is placed on the direct digital synthesis method (DDS) using modern Analog Devices circuits. The proposed DDS module includes a high-speed clock source. The description of an intermediate frequency module with a demodulator is also placed there. The final part in devoted to the design of a transceiver control panel with a graphical display, a keyboard and a rotary encoder. The firmware for an ATmega128 microcontroller is described in detail at the end of the thesis.

This diploma thesis concerns with analysis and dividing of frequency synthesizers and design of DDS, PLL synthesizers. Base types of frequency synthesizers are described including differences between methods of their operation. Base circuits of both – DDS and PLL synthesizers and other important circuits are described in details at design part of this thesis. Design of DDS and PLL synthesizer is described in particular sections. Both synthesizers are directly realized and stand-alone control applications are created. PLL synthesizer is also ready to control thru Agilent VEE program environment. Particular example application is designed in Agilent VEE. This application is used as basis of attached lab project.

In der Dissertationsschrift wird ein neuartiges Konzept der Realisierung der Direkten Digitalen Frequenzsynthese (DDS) vorgestellt. Ausgehend von der analysierten Literatur werden das Wirkprinzip eines Standard-DDS-Synthesizer analysiert und Möglichkeiten zur Aufwandsreduktion untersucht. Ein neuartiger Ansatz zur Realisierung einer vollständig digitalen DDS ergibt sich in der Anwendung der Pulse-Output-DDS. Bei der Pulse-Output-DDS wird neben dem D/A-Wandler auch die Sinus-ROM-Tabelle aus dem prinzipiellen Aufbau der Standard-DDS entfernt. Ausgehend von einer derart modifizierten DDS-Struktur wird ein geeignetes DDS-Modell entwickelt, mit welchem alle auftretenden Synthesefehler systematisch erfaßt und bewertet werden können. Die gewonnenen Erkenntnisse über die prinzipbedingten Synthesefehler bilden die Grundlage für Erweiterungen der Pulse-Output-DDS mit deren Hilfe eine qualitative Verbesserung des synthetisierten Signals erreicht wird. Dabei steht vor allem die Anwendung von Verfahren der digitalen Signalverarbeitung im Vordergrund, die zu einer Verringerung bzw. Kompensation oder zu einer spektralen Veränderung des auftretenden DDS-Fehlersignals geeignet sind. Es werden die erreichbaren Verbesserungen, aber auch die theoretischen und praktischen Grenzen von folgenden Verfahren aufgezeigt: absolute Verringerung des DDS-Fehlersignals Dithering des DDS-Fehlersignals Rauschformung (Noise-Shaping) des Fehlersignalspektrums Insbesondere bei der Rauschformung werden unterschiedliche Ansätze untersucht und bewertet mit dem Ziel, ein optimales Verfahren für den Rauschformungsprozeß bei der Verwendung in einer Pulse-Output-DDS zu finden. Durch die echtzeitfähige Implementation eines erweiterten DDS-Systems in einem Standard-CMOS-Prozeß werden die gefundenen theoretischen Lösungen verifiziert.

In der Dissertationsschrift wird ein neuartiges Konzept der Realisierung der Direkten Digitalen Frequenzsynthese (DDS) vorgestellt. Ausgehend von der analysierten Literatur werden das Wirkprinzip eines Standard-DDS-Synthesizer analysiert und Möglichkeiten zur Aufwandsreduktion untersucht. Ein neuartiger Ansatz zur Realisierung einer vollständig digitalen DDS ergibt sich in der Anwendung der Pulse-Output-DDS. Bei der Pulse-Output-DDS wird neben dem D/A-Wandler auch die Sinus-ROM-Tabelle aus dem prinzipiellen Aufbau der Standard-DDS entfernt. Ausgehend von einer derart modifizierten DDS-Struktur wird ein geeignetes DDS-Modell entwickelt, mit welchem alle auftretenden Synthesefehler systematisch erfaßt und bewertet werden können. Die gewonnenen Erkenntnisse über die prinzipbedingten Synthesefehler bilden die Grundlage für Erweiterungen der Pulse-Output-DDS mit deren Hilfe eine qualitative Verbesserung des synthetisierten Signals erreicht wird. Dabei steht vor allem die Anwendung von Verfahren der digitalen Signalverarbeitung im Vordergrund, die zu einer Verringerung bzw. Kompensation oder zu einer spektralen Veränderung des auftretenden DDS-Fehlersignals geeignet sind. Es werden die erreichbaren Verbesserungen, aber auch die theoretischen und praktischen Grenzen von folgenden Verfahren aufgezeigt: absolute Verringerung des DDS-Fehlersignals Dithering des DDS-Fehlersignals Rauschformung (Noise-Shaping) des Fehlersignalspektrums Insbesondere bei der Rauschformung werden unterschiedliche Ansätze untersucht und bewertet mit dem Ziel, ein optimales Verfahren für den Rauschformungsprozeß bei der Verwendung in einer Pulse-Output-DDS zu finden. Durch die echtzeitfähige Implementation eines erweiterten DDS-Systems in einem Standard-CMOS-Prozeß werden die gefundenen theoretischen Lösungen verifiziert.