O processo de seleção de um novo padrão para criptografia de dados promovido pelo governo norte-americano, denominado Advanced Encryption Standard - AES, resultou na escolha do algoritmo Rijndael. Este cifrador trabalha com blocos de 128 bits e chave criptográfica de 128, 192 ou 256 bits. Espera-se que este novo padrão seja amplamente adotado pela iniciativa privada, substituindo o Data Encryption Standard - DES - a médio prazo. Neste trabalho é proposta uma arquitetura de um coprocessador dedicado para executar as funções de cifragem e decifragem de acordo com a norma AES, com chave criptográfica de 128 bits. O circuito foi implementado em um dispositivo lógico reconfigurável do tipo Field Programmable Gate Array - FPGA. A arquitetura proposta foi projetada com a finalidade de reduzir a quantidade de recursos utilizados, de forma a ser implementada em um dispositivo de média densidade e baixo custo. Para a etapa de síntese foi utilizado um dispositivo Altera ACEX 1K50. O circuito sintetizado utiliza 1984 elementos lógicos e 6 blocos de memória embarcada, atingindo uma taxa de cifragem estimada de 91,8 megabits por segundo. O funcionamento do coprocessador foi comprovado através de teste funcional, utilizando os vetores de teste fornecidos pela norma.

Submitted by JOSIANE SANTOS DE OLIVEIRA (josianeso) on 2018-09-21T17:00:26Z No. of bitstreams: 1 Guilherme Ferreira Lopes_.pdf: 4084198 bytes, checksum: ddd09816e33c4ef8fac72a3f74fcc9d5 (MD5) / Made available in DSpace on 2018-09-21T17:00:26Z (GMT). No. of bitstreams: 1 Guilherme Ferreira Lopes_.pdf: 4084198 bytes, checksum: ddd09816e33c4ef8fac72a3f74fcc9d5 (MD5) Previous issue date: 2018-05-28 / CAPES - Coordenação de Aperfeiçoamento de Pessoal de Nível Superior / A memória NAND Flash lidera o mercado de memórias não voláteis por prover soluções para aplicações móveis, juntando alta densidade de armazenamento em uma área de silício muito pequena e consumindo pouca energia (RICHTER, 2014). Devido à mecanismos específicos para a realização de operações na memória, elas se tornam suscetíveis à falhas funcionais de interferências, assim aumentando a importância do teste(HOU; LI, 2014). Esta dissertação apresenta o projeto de um modelo funcional de memória NAND Flash com inserção de falhas caracterizadas em 2 etapas, a primeira etapa ocorreu utilizando a ferramenta LogisimTM, projetada para desenvolver e simular circuitos lógicos de forma que possam ser apresentados visualmente, a segunda etapa consistiu no desenvolvimento também de forma modular e escalar em linguagem de descrição de hardware (VHDL). As 2 ferramentas possuem a implementação de um circuito de injeção de falhas, capaz de simular e aplicar falhas funcionais de interferência e stuck-at na memória desenvolvida. Com base no modelo comercial de memórias NAND Flash, o trabalho visa desenvolver os circuitos presentes na memória, respeitando a organização dos sinais e a organização das células em páginas e blocos, sendo uma característica específica para memórias NAND Flash. Após o desenvolvimento do modelo funcional, ocorreu a primeira etapa de verificação e validação da memória, composta pela varredura de endereços, criação e comparação dos valores esperados com valores de saída e utilização de algoritmos de teste para a validação final, finalizando o projeto com a verificação e validação de cada falha injetada para que assim tenha-se um modelo funcional de uma memória NAND Flash capaz de inserir uma determinada falha na posição exata da matriz de memória. Após a modelagem realizou-se simulações para avaliar aplicabilidade do projeto desenvolvido e os resultados mostram o atingimento de 100% de cobertura das falhas desenvolvidas, chegando ao objetivo de criar um modelo funcional para possibilitar a inserção de falhas foi atingido.

A digital filter is a system or a device that modifies a signal. This is an essential feature in digital communication. Using optical fibers in the communication has various advantages like higher bandwidth and distance capability over copper wires. However, at high-rate transmission, chromatic dispersion arises as a problem to be relieved in an optical communication system. Therefore, it is necessary to have a filter that compensates chromatic dispersion. In this thesis, we introduce the implementation of a new architecture of the filter and compare it with a previously proposed architecture.

The engineering technology department at ETSU currently lacks a modern method to teach digital circuits. The aim of this thesis is to convert our current digital circuits labs to equivalent labs suited to run on the Basys 3. The Basys has several advantages over the aging NI Elvis boards (and now just breadboards) currently in use. The first advantage is that the Basys gives students a taste of FPGA programming without being overwhelmingly; like the systems currently in place for the digital signal processing class. The Basys is also a more modern system; our current integrated circuit and breadboard system is from the 70’s and has little to do with the modern world of electronics. There are several major difficulties with moving towards the Basys 3. It requires several tweaks to the current computer security setting of the lab computers. The other issue to be solved is that very few people in the department have even an inkling of how to program in VHDL and most of them are outgoing students. This lack of skills could be a threat to the class but I have included an appendix and a few recommendations for books on the subject to ensure that system development can continue. The other objective of this project was to see if there were ways to incorporate new educational techniques into the engineering technology curriculum. While there have been no actual tests on students, the groundwork has been laid to use some new ideas in the classroom. All of these new systems are designed to get students to think about how devices actually work and develop models to help them fully understand what is being taught.

As technology scales down and CMOS circuits are powered by lower supply voltages, standby leakage current becomes significant. A behavioral level framework for the synthesis of data-paths with low leakage power is presented. There has been minimal work done on the behavioral synthesis of low leakage datapaths. We present a fast architectural simulator for leakage (FASL) to estimate the leakage power dissipated by a system described hierarchically in VHDL. FASL uses a leakage power model embedded into VHDL leafcells. These leafcells are characterized for leakage accurately using HSPICE. We present results which show that FASL measures leakage power significantly faster than HSPICE, with less than a 5% loss in accuracy, compared to HSPICE. We present a comprehensive framework for synthesizing low leakage power data-paths using a parameterized Multi-threshold CMOS (MTCMOS) component library. The component library has been characterized for leakage power and delay as a function of sleep transistor width. We propose four techniques for minimization of leakage power during behavioral synthesis: (1) leakage power management using MTCMOS modules; (2) an allocation and binding algorithm for low leakage based on clique partitioning; (3) selective binding to MTCMOS technology, allowing the designer to have control over the area overhead; and (4) a performance recovery technique based on multi-cycling and introduction of slack, to alleviate the loss in performance attributed to the introduction of MTCMOS modules in the data-path. Finally, we propose two iterative search based techniques, based on Tabu search, to synthesize low leakage data-paths. The first technique searches for low leakage scheduling options. The second technique simultaneously searches for a low leakage schedule and binding. It is shown that the latter technique of unified search is more robust. The quality of results generated bytabu-based technique are superior to those generated by simulated annealing (SA) search technique.

Actuellement, l'accélération des opérations de traitement d'images est principalement obtenue par l'utilisation de calculateurs parallèles. De tels processeurs, a flot d'instructions unique et a flots de données multiples (simd), sont développés, mais s'ils s'avèrent efficaces pour les opérations de traitement d'images dites de bas niveau, ou la structure des données reste la même, ils se heurtent a de nombreux problèmes lorsqu'il s'agit des opérations de moyen et de haut niveau. Notamment lors des opérations de moyen niveau, une réorganisation aléatoire des données sur les processeurs doit être effectuée, tache difficilement exécutable sur les structures parallèles synchrones a mémoire distribuée. Le but de cette thèse était d'étendre les capacités d'un calculateur simd, afin qu'il puisse exécuter, efficacement, les opérations de traitement d'images de moyen niveau. L'étude des algorithmes représentatifs de cette classe d'opérations dégage les limites de ce calculateur que des modifications d'architecture permettent d'affranchir. C'est ainsi que Sympatix, le nouveau calculateur SIMD, a été proposé. Afin de le valider, son modèle comportemental décrit en VHDL langage de description de matériel a été élaboré. Grâce a ce modèle, les performances de la nouvelle structure sont ainsi directement mesurées, par simulations d'algorithmes de traitement d'images. L'approche par modélisation VHDL permet, de plus, d'effectuer la conception électronique descendante du système, ce qui, par ailleurs, offre un couplage aise entre les modifications architecturales du système et leur cout électronique. Les résultats obtenus montrent que Sympatix est adapte aux opérations de traitement d'images de bas et de moyen niveau, qu'il est ouvert a un calculateur de haut niveau, et qu'il est capable de supporter d'autres applications de vision. Ce manuscrit présente également, une méthodologie de conception descendante, basée sur le vhdl, et destinée aux architectes de systèmes électroniques

Cette thèse a pour thème la contribution à lélaboration de méthodologies et doutils daide à la conception de systèmes multi-technologiques. Ces travaux de recherche et de développement s'inscrivent dans le cadre dun projet européen portant sur la simulation basée sur les spécifications et les indicateurs de performance au regard des effets thermiques et électriques. L'objectif est de créer une plate-forme de modélisation permettant de voir les modèles certifiés et de répondre aux critères fixés en se concentrant sur la fonction, le comportement et la structure, et la physique du composant. Cette plate-forme met en oeuvre des procédures (langage VHDL-AMS, méthodologies, ) et des ressources (outils de CAO, bibliothèques, ). Une telle plate-forme repose sur des bases conceptuelles alliant méthodes de conception (approches descendante et ascendante) et méthodes de modélisation (fonctionnelle, comportementale et structurelle, physique).

La pile à combustible se présente comme l'une des sources sûres du temps post pétrole ; cependant elle a du mal à s'imposer du fait de la non-maîtrise de nombreux aspects, notamment du système auxiliaire tel que le groupe moto-compresseur assurant l'alimentation en air de la pile, et qui consomme près de 20% de son énergie. Une meilleure maîtrise du système groupe moto-compresseur permettra d'accroître le rendement énergétique. La thèse présentée a été mené dans la continuité du projet du laboratoire SET de l'UTBM de mise en place d'une plate-forme Hardware-in-The-Loop (HIL) de conception de moto-compresseurs pour l'alimentation en air de pile à combustible PEMFC dédiée aux véhicules. La thèse a donc porté sur la modélisation d'un compresseur volumétrique de type Roots tri-lobes et du développement d'un modèle et du contrôle d'un système assurant l'alimentation en air d'une pile à combustible. Dans la première phase du travail, des études sont menées sur les différentes technologies de compresseurs (turbocompresseurs, compresseurs volumétriques) afin de voir leurs possibles intégrations dans un système d'alimentation en air d'une pile à combustible. Ces études montrent que même si le compresseur centrifuge et le compresseur scroll semblent être plus adaptés, le compresseur Roots-tri-lobes reste un candidat potentiel du fait de ces nombreux avantages : efficacité volumétrique, rendement, compacité, peu d'émission sonore, etc. La seconde phase porte sur le développement d'un modèle du compresseur Roots tri-lobes basé sur la détermination analytique des volumes de contrôle et de toutes les sections de fuite en fonction de l'angle de rotation avec un minimum d'hypothèses simplificatrices. Un modèle thermodynamique est associé au modèle géométrique afin de déterminer les autres grandeurs tels que la pression (P), la température (T) et les débits massiques (q). Le modèle est implémenté en VHDL-AMS pour la simulation. La troisième phase permet de valider le modèle, en mettant en place un banc d'essais dimensionné, automatisé, équipé de capteurs et un système d'acquisition et de commande dSPACE. Les résultats simulés comparés à l'expérimentation montrent des résultats très satisfaisant. La dernière phase de ces travaux consiste à la modélisation d'un système d'alimentation en air à partir d'éléments constitutifs de base c'est-à-dire : le compresseur Roots tri-lobes, le collecteur, et une vanne. Le modèle ainsi conçu est validé à partir du même banc d'essais, mais cette fois avec l'ajout d'une vanne papillon pour le contrôle de la pression. Deux dispositifs de contrôle à savoir : proportionnel intégral et la logique floue sont proposés pour le contrôle du système. L'implémentation des contrôleurs sur le banc d'essais permet de valider les travaux de modélisation et de simulation.

<p>This thesis describes a further development of a building block for programmable devices in embedded systems handling real-time functionality.</p><p>Embedded systems are included in a variety of products within different technical areas such as industrial automation, consumer electronics, automotive industry, and communication-, and multimedia systems. Products ranging from trains and airplanes to microwave ovens and washing machines are controlled by embedded systems.</p><p>Programmable devices constitute a part of these embedded systems. Today, a programmable device can include a complete system containing building blocks connected with each other via programs written using a hardware description language. The programmable devices can be programmed and changed over and over again and this flexibility makes it possible to explore how these building blocks can best be designed in relation to system requirements, before final implementation.</p><p>This thesis describes a further development of a building block for programmable devices implemented in a non-traditional way, i.e., the implementation is written using both hardware description language and traditional software languages. This new building block handles real-time functionality in a non-traditional way that enables certain benefits, such as increased performance, predictability and less memory consumption. Using a non-traditional implementation also has its drawbacks, and e.g., extensions and adjustments can be hard to handle since modifications are required in both hardware and software programming languages.</p><p>The new building block was investigated in order to see how it could be facilitated when used for real-time functionality. The configurability of the block was extended which enables further customization of the building block. This leads to the possibility to use the block within a wider spectrumof applications. It is also possible to reduce the size and cost of the final product since resource usage can be optimized.</p><p>Furthermore, a mathematicalmodel estimating resource usage for real-time functionality has been developed. The model enables distinctive trade-offs comparisons, and guidance for system designers, when considering what type of real-time operating system to use in a certain design.</p>

Cette thèse traite de la vérification automatique de composants matériels décrits en VHDL. C'est une étude de faisabilité d'un outil de vérification automatique qui réunit: exhaustivité, efficacité de calcul et simplicité d'utilisation. La méthodologie de l'interprétation abstraite a été adoptée: l'algorithme de simulation de VHDL est d'abord formalisé par une sémantique opérationnelle, de laquelle une analyse statique est dérivée de façon systématique par abstraction. L'analyse calcule un sur-ensemble des états accessibles. Le domaine numérique utilisé pour représenter les valeurs possibles des signaux de la description peut être choisi librement. Une instance possible de l'analyse a été implémenté en OCaml. Le domaine numérique choisi ici est celui des égalités linéaires entre variables booléennes. L'outil a permi de valider un code correcteur d'erreur de type Reed Solomon. Les performances sont excellentes, en particulier meilleures que celles du model checker à base de BDDs VIS.