Les travaux de cette thèse portent sur l’idée de démontrer que la croissance des nanofils entre deux électrodes prédéfinies et plus particulièrement la croissance horizontale à l’intérieur des tranchées d’oxyde peut être utilisée dans l’optique d’une intégration 3D. Cela permettrait donc à terme de pouvoir directement fabriquer les couches actives semi-conductrices d’un transistor MOS dans les niveaux supérieurs d’une puce CMOS tout en respectant le budget thermique, et sans avoir recours à des étapes de collage de puces. Au cours de ce projet de recherche, nous nous sommes intéressés en premier lieu au développement et à l’optimisation du procédé « nanodamascène » mis en place pour guider des nanofils SiGe dans des tranchées d’oxyde directement sur un substrat SiO2/Si. À part de cette technique d’intégration, nous avons aussi utilisé la technique de diélectrophorèse pour orienter et localiser des nanofils dispersés dans une solution liquide entre des électrodes prédéfinies. Les résultats de ces études ont permis en premier lieu de fabriquer des transistors à canaux nanofils sur l’oxyde, avec un objectif final de montrer la possibilité d’établir un transistor dans le BEOL d’une puce CMOS. / The work of this thesis deals with the idea of demonstrating that the growth of nanowires between two predefined electrodes and more particularly the horizontal growth inside the oxide trenches can be used in the context of a 3D integration. This would help to directly manufacture the active semiconductor layers of a MOS transistor in the upper levels of a CMOS chip while respecting the thermal budget, and without resorting to chip bonding steps. During this project, we focused on the development and optimization of the "nanodamascene" process implemented to guide SiGe nanowires in oxide trenches directly on SiO2/Si substrate. Apart from this integration technique, we have also used the dielectrophoresis technique to orient and localize nanowires dispersed in a liquid solution between predefined electrodes. The results of these studies made it possible in the first place to manufacture nanowire channel transistors on the oxide, with a goal of which will be to demonstrate the possibility of establishing a transistor in the BEOL of a CMOS chip.

Introduction : La télémédecine en général et la télé échographie en particulier est une des solutions indéniables au problème de pénurie de médecins spécialistes notamment dans les pays en développement au regard des progrès sans cesse croissant des nouvelles technologies de I‘information et de la communication. Objectif : Concevoir et valider un système de télé expertise échographique temps réel et de télédiagnostic échographique temps différé entre sites expert (CHU) et isolé (hôpitaux périphériques) avec une infrastructure moindre coût accessible même aux pays à faible environnement numérique comme le Togo. Matériels et Méthodes : Une technologie innovante de télétransmission (vidéos échographiques et d’ambiance) temps réel via internet à base de Caméra réseau AXIS 207 et de Serveur vidéo internet AXIS 243 dotée d’adresse IP ou un logiciel d’accès à distance (LogMeln) permet une télé expertise temps réel si le centre isolé dispose d’un échographiste peu expérimenté. / Introduction: Telemedicine generally, and telesonography in particular, is one of undeniable solutions to the problem of specialists’ shortage specially in developing countries with regard to the progress ceaselessly growing of the new technologies of information and communication. Purpose: Design and validate a .system of real time ultrasound tele-expertise, and delayed ultrasound tele-diagnostic between isolated peripherals hospitals and University Hospital center (Expert center) functioning with a lesser infrastructure cost accessible to low digital environment countries like Togo. Materials and Methods: An IP camera and an internet video server are installed in a geographically isolated site equipped with an echograph served by an echographist of first level. Real time tele-expertise (second opinion diagnosis) is possible via internet with an expert center.

A geração de bons movimentos em tempo real para corpos com muitos graus de liberdade ainda é um desafio. Uma quantidade elevada de graus de liberdade aumenta de forma exponencial a quantidade de posições diferentes que um determinado corpo pode obter. Fazer uso dessa quantidade de possibilidades para gerar movimentos complexos pode ser extremamente útil para planejamento de movimentos de robôs ou personagens virtuais, porém incrivelmente caro em termos computacionais. Existem muitos algoritmos que se baseiam no uso de mapas de caminhos (chamados roadmaps) para trabalhar com corpos com muitos graus de liberdade. Um roadmap funciona como uma coletânea de poses de um corpo interligadas entre si, onde cada ligação representa uma possibilidade de transição livre de colisões. Geralmente as técnicas que utilizam roadmaps usam abordagens determinísticas ou aleatórias para atingir o objetivo. Através de métodos determinísticos é possível explorar de forma mais uniforme o espaço de configuração, garantindo uma melhor cobertura e qualidade do roadmap. Já as abordagens aleatórias, geralmente permitem um melhor desempenho e, principalmente, tornam viáveis a aplicação de uma solução para corpos com muitos graus de liberdade. Neste trabalho é proposto um método determinístico adaptável para a geração de roadmaps (ADRM) que provê uma cobertura adequada do espaço de configuração em um tempo perfeitamente aceitável em comparação a outros métodos. Para obter isso, é feita em primeiro lugar uma classificação de todos os DOFs do modelo e, então, essa classificação é usada como parâmetro para decidir quantas amostras serão geradas de cada DOF. A combinação entre as amostras de todos os DOFs gera a quantidade total de amostras. Para validação do novo método foram executados diversos testes em ambientes distintos. Os testes foram avaliados através da comparação com outras técnicas existentes, em quesitos como tempo de geração e cobertura do espaço de configuração. Os resultados demonstram que o método atinge uma cobertura do espaço de configuração muito boa, em um tempo aceitável. / The creation of good real time movements for bodies with many degrees of freedom (DOF) still remains a challenge. A great amount of DOFs increase, in an exponential way, the quantity of different positions that a body can assume. Making use of that amount of possibilities to generate complex movements can be useful for planning robots’ movements or even to animate virtual characters, however it is extremely expensive in computational terms. There are many algorithms that are based on the use of roadmaps to work with bodies with many degrees of freedom. A roadmap works as a collection of valid body’s positions interconnected, where each connection represents a possibility of a transaction free of collisions. Usually, the techniques which make use of roadmaps follow deterministic or probabilistic approaches to get to the objective. Trough deterministic methods it is possible to explore in a more uniform way the configuration’s space, assuring a better covering and quality of the roadmap. Therefore, probabilistic (or random) approaches allow a better performance and, mainly, make possibly the application of a solution for bodies with higher degrees of freedom. This work proposes a deterministic method applicable to roadmaps generation (ADRM) which provides an adequate covering of the configuration’s space in a completely acceptable time range comparing to other rates. To achieve this goal, first of all a classification of all of the DOFs of the model is made and, then, this classification is used as a parameter to decide how many samples will be generated of each DOF. The combining between the samples of all of the DOFs generates the total amount of samples. To validate the new method, several tests were executed at different environments. The tests were evaluated trough the comparison with other existents techniques, using criteria like the time spent in generating a roadmap and covering of the space of configuration. The results show us that the method achieves a satisfactory covering of the space configuration in an acceptable time range.

La microélectronique cherche à produire des composants toujours plus performants. Un axe d'amélioration est l'intégration de plus de fonctionnalités dans un volume toujours plus compact. L'approche planaire classiquement utilisée jusqu'à présent atteint ses limites. Une solution à ce défi technologique est l'intégration 3D permettant d'empiler verticalement plusieurs circuits. Les étapes d'assemblage sont cruciales dans ces schémas d'intégration. Parmi les différentes techniques d'assemblage, le collage direct de couches minces métalliques est une alternative très intéressante. En effet, elle offre simultanément un lien mécanique et électrique vertical entre les couches actives de composants.Les propriétés microstructurales, physiques et chimiques des couches minces métalliques déposées ont été largement rapportées dans l'état de l'art antérieur. Cependant, elles n'ont jamais été étudiées dans l'environnement particulier du collage. Le but de notre étude est d'évaluer l'impact de cet environnement sur les couches minces métalliques assemblées pendant et après le procédé d'assemblage.Le collage direct consiste en la mise en contact de surfaces lisses à température ambiante et sous atmosphère ambiant afin de créer une adhérence entre elles. Puisque le collage n'est pas réalisé sous vide, des espèces adsorbées sont piégées à l'interface et une couche d'oxyde natif limite l'obtention du contact métal-métal. L'environnement de collage nous pousse donc à considérer ces différentes espèces qui interfèrent avec le procédé de collage et l'établissement du contact électrique.Dans cette étude, nous avons assemblé différents métaux dans différentes configurations de couches minces. Ainsi, les couches d'oxyde surfaciques ont été désignées comme influentes sur le comportement en adhésion des assemblages. Dans le cas précis du collage direct Cu-Cu, la réaction de l'eau interfaciale est primordiale au renforcement de la tenue mécanique dès la température ambiante. À plus haute température, la dissolution de l'oxyde piégé et la croissance de grain verticale sont des moteurs du scellement dépendant de phénomènes diffusifs. Il est apparu que les joints de grains sont des chemins de diffusion privilégiés dont le rôle dans la microstructure est majeur. Il a également mis en évidence que les couches de métaux réfractaires ne pouvaient pas être assemblées en utilisant les mêmes forces motrices que les métaux de transition dans la gamme de température considérée. La compréhension des différents mécanismes apporte un éclairage nouveau dans l'utilisation du collage direct dans les schémas d'intégration des composants de demain. / The semiconductor industry is driven by an increasing need of computation speed and functionalities. In the development of next generation devices the integration of more functionalities in an ever smaller volume becomes paramount. So far, classical planar integration was privileged but it is currently reaching its limits. One solution to this technological challenge is to consider the 3D dimension as pathway of integration. To ensure the vertical stacking of circuits, the development and control of assembly processes becomes crucial. Among the different techniques under development, direct bonding of metal thin films is a promising solution. It is a straightforward option that offers both a mechanical and an electrical link between the active strata.Microstructural, physical and chemical properties of deposited metal thin films were widely reported in previous state of art. However, they have not yet been studied in the specific bonding environment. The main goal of our study is to pinpoint the impact of this environment during and after the process of assembly.Direct bonding process consists in putting into contact smooth surfaces at room temperature and ambient air which in appropriate conditions leads to the establishment of attractive forces. Since bonding is not operated under vacuum, adsorbed species are trapped at the interface and the metal bonding suffers from the formation of native oxide. The encapsulation of these species as well as the native metal oxide interfere with the bonding process and the establishment of an electrical contact.In this study, various bonded structures have been realized using an extended set of metals in different thin film configurations. Metal oxide layers impact is clearly highlighted via the monitoring of adhesion properties of the assemblies. In the Cu-Cu direct bonding case, the interfacial water reaction is primordial in the strengthening of bonding toughness at room temperature. At higher temperature, oxide dissolution and vertical grain growth are driving forces in the sealing of bonding interface. The microstructure play a role in all these phenomena since grain boundaries are favorite diffusion pathway in thin films. Considering the temperature limitation imposed by the integration, we also highlight that refractory metal thin films needs another bonding approach compared to the transient metals. The understanding of bonding mechanisms throws new light on the use of direct bonding process in the realization of future electrical components.

La densité des circuits intégrés n’a pas cessé d’augmenter depuis la découverte du transistor en 1947, à travers la réduction de la taille de leurs composants. Cependant, cette miniaturisation se heurte aujourd’hui à certaines barrières et la réduction de la longueur de grille des transistors ne permet plus à elle seule l’augmentation des performances globales des circuits intégrés. L’industrie de la microélectronique s’est donc tournée vers de nouvelles solutions d’intégrations hétérogènes visant à développer la diversification des fonctionnalités proposées par les circuits. Parmi ces solutions, l’intégration 3D consistant à empiler plusieurs puces de silicium les unes sur les autres à l’aide de « Through Silicon Vias » (TSV) apparait très prometteuse. Toutefois, de telles structures mettront du temps à atteindre leur maturité puisqu’elles requièrent l’évolution de tout l’écosystème industriel. Une solution intermédiaire en termes de maturité technologique réside dans l’utilisation de l’interposeur : un substrat aminci placé entre les puces haute densité et le « Ball Grid Array » faisant office de plateforme d’intégration permettant le placement côte à côte de puces hétérogènes ainsi que la réalisation d’une forte densité d’interconnexions. Cependant, l’ajout de l’interposeur dans le système a pour effet l’augmentation de l’impédance du réseau de distribution de puissance. L’intégration d’une capacité de découplage au sein de l’interposeur répond à cette problématique en assurant l’intégrité de l’alimentation dans des structures tridimensionnelles.L’objectif de cette thèse de doctorat consiste en l’étude de l’intégration d’un nouveau type de capacité intégrée au sein de l’interposeur silicium. Cette capacité basée sur un empilement Métal-Isolant-Métal (MIM) tridimensionnelle a pour particularité de traverser l’intégralité de l’épaisseur de l’interposeur et d’être co-intégrée avec les TSV.La première étape de l’étude de ce nouveau composant intégré a été la définition d’une architecture performante, réalisée à travers une étude de modélisation permettant l’évaluation de l’influence des nombreux paramètres géométriques et matériaux entrant en jeu. Cette étude a permis de mettre en avant les faibles valeurs d’ESR et d’ESL atteignable par la structure (de l’ordre du m et fH respectivement). Ensuite, la réalisation de la capacité a nécessité le développement de procédés de fabrication innovants permettant le dépôt d’un empilement MIM dans des matrices de vias profonds ainsi que sa co-intégration avec les TSV. Enfin, les performances du composant ont été évaluées à travers la réalisation et la caractérisation d’un démonstrateur de test ainsi qu’une campagne de simulations électromagnétiques par éléments finis. Une densité de capacité de 20 nF.mm-2 a été atteinte sur ce démonstrateur, offrant un gain d’un facteur supérieur à 6 par rapport à une structure planaire. / Integrated circuits density never stopped rising since the discovery of the transistor in 1947, through components size shrinking. However, this miniaturization now encounters barriers and reduction of transistor’s gate size alone no longer allows integrated circuits overall performances increase. Therefore, microelectronic industry turned to new heterogeneous integration solutions aiming to develop the diversification of functionalities offered by the circuits. Among these solutions, 3D integration involving stacking several silicon dies on top of each other with the help of Through Silicon Vias (TSV) appears to be promising. Nevertheless, such structures will take times to reach maturity since they require the evolution of the whole industrial ecosystem. A transitional solution in term of technological maturity lies in the use of the interposer: a thinned substrate placed between the high density silicon dies and the Ball Grid Array acting as an integration platform allowing side by side placement of heterogeneous dies as well as high density interconnections. However, the addition of the interposer in the system leads to the increase of the Power Delivery Network impedance. The integration of a decoupling capacitor on the interposer resolves this issue by ensuring power integrity within 3D structures.The objective of this PhD thesis consists in the study of different aspects of a new kind of integrated capacitor within the silicon interposer. This 3D Metal-Insulator-Metal (MIM) capacitor has the particularity to cross over the whole silicon interposer’s thickness and to be co-integrated with TSV.The first step of this new integrated component study has been the definition of an efficient architecture, achieved through a modeling study allowing the influence evaluation of the numerous geometrical and material parameters coming into play. This modeling study pointed out the low ESR and ESL values achievable by the structure (in the m and fH range respectively). Then, the fabrication of the capacitor required the development of innovative process steps allowing the deposition of a MIM stack in deep vias matrices as well as co-integration with TSV. Finally, component performances have been evaluated through the fabrication of a test demonstrator as well as a finites elements electromagnetic simulation campaign. A capacitance density of 20 nF.mm-2 has been reached on this demonstrator, showing an increase up to a factor 6 compared to a planar structure.

L'évolution des nœuds technologiques dans l'industrie des semi-conducteurs se traduit de nos jours, dans le domaine des radiofréquences, par une miniaturisation des front-ends et une amélioration des performances électriques des émetteurs-récepteurs à des fréquences de plus en plus hautes. Cette évolution a conduit à la diversification des applications en bandes millimétriques (30 – 300 GHz) dans les secteurs des télécommunications, du divertissement multimédia, de l'automobile et de la sécurité. Plus particulièrement, le secteur des télécommunications connaît aujourd'hui une réelle révolution avec la création de nouveaux standards pour les liens sans-fil millimétriques à courte portée (comme WiGiG et IEEE 802.11ad) et l'apparition de nouvelles architectures basées sur des liaisons point-à-point qui constitueront dans les prochaines années la colonne vertébrale de la cinquième génération des réseaux mobiles. Dans le cadre de ces travaux de thèse, un intérêt particulier sera porté sur les modules intégrés sans fils et à faible consommation opérant dans la bande 57 – 66 GHz (dite généralement 60 GHz). A ces fréquences, la longueur d'onde en espace libre est comparable aux dimensions caractéristiques des boitiers standards utilisés pour l'encapsulation des transceivers. Il devient donc envisageable d'intégrer les antennes ainsi que d'autres composants passifs directement dans l'empilement technologique du circuit ou dans le boitier. Cette nouvelle génération de dispositifs électroniques, destinés au marché des terminaux portables, introduit de nouveaux défis en termes de performances électriques, de fiabilité mécanique, de coût et de possibilités d'industrialisation. Le packaging microélectronique joue dans ce cas un rôle principal dans la définition des performances globales du système qui s'étend au-delà de la simple protection de circuits intégrés pour couvrir d'autres fonctions d'intégration de divers dispositifs actifs et passifs. L'axe principal d'étude adopté ici porte sur le packaging d'un module SiP (System-in-Package) intégré en 3D et réalisé en technologie interposer silicium. Le mémoire de thèse s'articule en quatre chapitres : Le premier chapitre donne dans un premier temps une brève introduction aux bandes millimétriques et aux conditions de propagation spécifiques à ces bandes avant de présenter des exemples d'applications relevant de divers domaines civils et militaires. Ensuite, nous dressons un état de l'art des modules SiP millimétriques intégrés selon différentes approches technologiques. Le second chapitre est consacré à l'étude d'un module 60 GHz intégré sur silicium haute-résistivité en technologie interposer silicium. Nous nous intéressons aux méthodes de caractérisation adaptées aux diverses briques technologiques du back-end silicium spécifique aux applications RF-millimétriques et notamment les interconnexions, les matériaux diélectriques ainsi que les antennes intégrées. La caractérisation inclut également un test d'émission-réception entre deux modules 60 GHz. Dans le troisième chapitre, nous proposons d'améliorer le module grâce à un nouveau design d'antennes utilisant le concept de Surface Haute-Impédance (SHI). Ce design est destiné à octroyer plus de compacité et plus de fiabilité au module tout en conservant ses performances électriques. Finalement, le quatrième chapitre détaille les étapes de fabrication du véhicule de test antennaire ainsi que des résultats de caractérisation des antennes et des nouveaux matériaux diélectriques utilisés pour l'empilement technologique. / The evolution of semi-conductor technology nodes has led to a significant miniaturization of today's RF front-ends and to the enhancement of the electrical performance of transceivers at higher frequencies. This leads to the diversification of RF/millimeter-wave (30 – 300 GHz) applications in the fields of telecommunications, multimedia entertainment, automotive and security. More specifically, telecommunications are going through a real revolution with the creation of new standards (such as WiGiG and IEEE 802.11ad) and the introduction of new network architectures based on point-to-point links as the backbone of the 5th generation of mobile networks. In this PhD work, we will focus on integrated wireless and low consumption modules operating in the 57 – 66 GHz band (generally designated as the 60 GHz band). At these frequencies, the free-space wavelength is comparable to the characteristic dimensions of most standard transceiver packages. This opens an opportunity to integrate the antennas as well as other passive components directly to the metal/dielectric stack or in the package. This new generation of electronic devices which are dedicated to the nomad terminal market brings new challenges in terms of electrical performance, mechanical reliability, cost and manufacturability. Microelectronic packaging plays in this case a key role in defining the global performance of the system. Its functions extend beyond the protection of the IC and cover other schemes with opportunities to integrate passive and active devices. This work focuses on the study of an SiP module (System-in-Package) featuring 3D integration on Silicon interposer. The dissertation comprises four chapters and is structured as follows: In the first chapter, a brief introduction of millimeter-waves and their propagation conditions is given. Then, examples of current and emerging civilian and military applications are addressed. State of the art of SiP/mmW modules is then presented according to different technology approaches proposed by industrial and academic contributors. The second chapter is dedicated to the study of a 60 GHz integrated module on a high-resistivity silicon interposer chip. We focus on electrical characterization methods which are adapted to different building blocks of the silicon back-end technology. These include interconnects, dielectrics and integrated antennas. The characterization steps also include full-scale and standard-compliant tests of two communicating 60 GHz modules. In the third chapter, we propose to improve the existing module with a novel antenna design based on a High-Impedance Surface (HIS) reflector. This design is intended to bring more compactness and higher reliability to the original one while conserving the overall electrical performance. Finally, the fourth chapter deals with the fabrications and experimental validation of the antenna test vehicle as well as the wideband characterization of the dielectrics used for the new stack.

Les progrès technologiques de ces dernières années ont permis une très forte intégration des composants de la microélectronique à l'échelle nanométrique. Face aux limites de la miniaturisation classique, les technologies d'intégration en trois dimensions (3D) ouvrent la voie vers des dispositifs miniaturisés hétérogènes avec de nouvelles générations de puces. En parallèle, de nouveaux concepts tels que les nanofils sans jonction et les nanofils en silicium polycristallins permettent à terme d'imaginer des procédés froids et des dispositifs à faible coût permettant une intégration 3D hyperdense sur un CMOS stabilisé. La fabrication de NEMS à base de nanofils polycristallins pour la détection de masse sur CMOS est donc une nouvelle opportunité « More-Than-Moore ». Les capteurs pourraient être disposés en réseau dense en s'inspirant des architectures mémoires et imageurs. L'adressage individuel de chaque NEMS, la possibilité de les fonctionnaliser à la détection de molécules particulières, et la multiplication des capteurs sur une grande surface (« Very Large Integration » (VLSI)) permettraient la mise en œuvre d'un nouveau genre de capteur multi-physique, compact et ultrasensible. Le but de ces travaux de thèse a donc été la fabrication et l'évaluation des performances de NEMS à base de nanofils en poly-silicium. L'enjeu fut de trouver des procédés avec un budget thermique compatible à une intégration sur back-end. Une étude rigoureuse sur les propriétés physico-chimiques de la couche a été corrélée aux performances électriques, mécaniques, ainsi qu'au rendement des NEMS poly-Silicium, ce qui nous a permis de faire une sélection des meilleurs procédés de fabrication. Les NEMS fabriqués à basse température avec une couche active déposée à température ambiante et recristallisée par laser ont montré des performances, que ce soit au niveau de la transduction (piézorésistivité), ou de la stabilité du résonateur compétitives par rapports aux références monocristallines. / Recently, technological advances lead to a very large scale integration (VLSI) of microelectronics components at the nanoscale. Faced with the traditional miniaturization limits, the three dimensions (3D) integration open the door to heterogeneous miniaturized devices, with new chip generations. At the same time, new concepts such as junctionless nanowires and polycrystalline silicon nanowires allow to imagine low temperature processes and low-cost devices for a 3D integration on a stabilized CMOS. Poly-silicon nanowire based NEMS on CMOS for mass detection is a new "More-Than-Moore" opportunity. The NEMS could be arranged in a dense network like memory and image sensor architectures. The individual addressing of each NEMS, the functionalization for the detection of specific molecules within a large area (VLSI), allow the implementation of a new type of Multi-physics sensors, compact and highly sensitive. The purpose of this thesis has been the manufacturing and the performance evaluation of poly-silicon nanowire based NEMS. The challenge was to find the best processes with a back-end compatible thermal budget. A rigorous study of the layer physicochemical properties has been correlated with the electrical, mechanical performances and the yield of poly-silicon NEMS. This allowed us to make a selection of the best fabrication processes. NEMS manufactured at very low temperature with an active layer deposited at room temperature and recrystallized by a laser annealing exhibited high performances in terms of transduction (piezoresistivity) and frequency stability comparable to monocrystalline references. Polycrystalline silicon.

La tomographie électronique est une technique de nano-caractérisation 3D non destructive. C’est une technique de choix dans le domaine des nanotechnologies pour caractériser des structures tridimensionnelles complexes pour lesquelles l’imagerie 2D en microscopie électronique en transmission seule n’est pas suffisante. Toutes les étapes nécessaires à la réalisation d’une reconstruction 3D en tomographie électronique sont investiguées dans cette thèse, de la préparation d’échantillon aux algorithmes de reconstruction, en passant par l’acquisition des données et l’alignement. Les travaux entrepris visent en particulier (i) à développer une algorithmie complète incluant débruitage, alignement et reconstruction automatisés afin de rendre la technique plus robuste et donc utilisable en routine (ii) à étendre la tomographie électronique à des échantillons plus épais ou ayant subis une déformation en cours d’acquisition et enfin (iii) à améliorer la tomographie électronique chimique en essayant d’exploiter au maximum toutes les informations disponibles. Toutes ces avancées ont pu être réalisées en s’intéressant particulièrement aux échantillons permettant une acquisition sur une étendue angulaire idéale de 180°. Un logiciel a également été développé au cours de cette thèse synthétisant la majeure partie de ces avancées pour permettre de réaliser simplement toutes les étapes de tomographie électronique post-acquisition. / Electron tomography is a 3D non-destructive nano-characterization technique. It is an essential technique in the field of nanotechnologies to characterize complex structures particularly when 2D projections using a transmission electron microscope (TEM) are inappropriate for understanding the 3D sample morphology. During this thesis each one of the necessary steps of electron tomography have been studied: sample preparation, TEM acquisition, projection alignment and inversion algorithms. The main contributions of this thesis are (i) the development of a new complete procedure of automatic denoising, alignment and reconstruction for a routine use of electron tomography (ii) the extension of the technique to thicker specimen and specimen being damaged during the acquisition and finally (iii) the improvement of chemical tomography reconstructions using as much information as possible. All those contributions are possible taking advantage of the use of needle-shaped samples to acquire projections on an ideal tilt range of 180°. A software has been developed during this thesis to allow users to simply apply most of the contributions proposed in this work.

Il a été démontré que la structure gate-all-around en nanofils de silicium peut radicalement supprimer les effets de canaux courts. De plus, l'introduction d'espaceurs internes entre ces nanofils peut permettre de contrôler la tension de seuil, à l'aide d'une deuxième grille de contrôle. Ces technologies permettent d'obtenir une consommation électrique extrêmement faible. Dans cette thèse, pour obtenir des opérations à haute vitesse (pour augmenter le courant de drain), la technique de réduction de la résistance source/drain sera débattue. Les propriétés de transport électronique des NWs empilées verticalement seront analysées en détail. De plus, des simulations numériques sont effectuées pour examiner les facultés de contrôle de leur tension de seuil utilisant des grilles sépares. / This thesis is titled “A Study on Carrier Transport Properties of Vertically-Stacked Nanowire Transistors,” and is organized in seven chapters in English. 　 Gate-all-around (GAA) silicon nanowire transistors (SNWTs) are one of the best structures to suppress short channel effect for future CMOS devices. In addition, vertically-stacked channel structure benefits from high on-state current owing to reduced footprint. In this thesis, the carrier transport properties of vertically-stacked GAA SNWTs have been experimentally investigated. The vertically-stacked GAA SNWTs were fabricated on SOI wafers by selective etching of SiGe layers in epitaxially-grown Si/SiGe superlattice and top-down CMOS process. The experimental results reveal stacked-channel structure can achieve superior on-state current. It was also found that the effective mobility decreases with diminishing nanowire cross-section width from 30 nm down to 5 nm. This study gives basis and guidelines to optimize the performance of GAA SNWTs for future CMOS devices.

Le collage direct consiste en la mise en contact de deux surfaces suffisamment lisses et propres pour créer une adhérence entre-elles, et ce sans apport de matière à l'interface des matériaux. Ce procédé est réalisable à l'échelle industrielle et compatible avec les procédés de la microélectronique. Il trouve son principal intérêt dans la réalisation de substrats innovants. Le plus célèbre d'entre eux est le substrat SOI (pour « Silicon On Insulator »). Depuis quelques années, une nouvelle voie s'est ouverte dans le collage direct en l'élargissant au collage de couches métalliques ce qui permet de répondre à de nouvelles applications en offrant par exemple conduction électrique et dissipation thermique. Ce travail de thèse a pour objectif d'analyser le comportement du collage direct de couches métalliques et de poser les premiers éléments de modélisation. La compréhension de ces fondamentaux est indispensable pour optimiser le procédé et permettre une intégration de cette technologie dans un grand nombre de dispositifs. Dans cette étude, des procédés de collage direct de couches de tungstène et de titane ont été développés à la lumière des pré-requis établis pour le collage direct. La caractérisation physico-chimique des interfaces de collage et de leur évolution en température ont permis de mettre en évidence le rôle clé de l'oxyde métallique. Il est montré que les mécanismes de collage sont gouvernés par des phénomènes de diffusion aux joints de grains et par l'instabilité de la couche d'oxyde piégée à l'interface de collage. Par ailleurs, les propriétés mécaniques et électriques des interfaces ont été étudiées. Enfin, la compréhension du comportement des interfaces en fonction de certains paramètres conduit à quelques recommandations pour réussir l'intégration du collage direct métallique. / Direct wafer bonding refers to a process by which two mirror-polished wafers are put into contact and held together at room temperature without any additional materials. This technology is feasible at an industrial scale and compatible with the microelectronic processes. Wafer bonding finds many interests applied to innovative substrates realization. Therefore the use of direct wafer bonding is growing and extending to various materials. Since few years direct bonding involving metallic layers presents many interests as it can offer, for example, vertical electrical conduction or heat dissipation. The aim of this work is to analyze the bonding behavior and to propose a first model describing the bonding driving forces. A precise understanding of these mechanisms is essential for the optimization and the technological integration of the process in various devices. In this study, tungsten and titanium bonding processes were developed. Physical and chemical bonding interfaces characterizations have highlighted the key role of the metallic oxide. We showed that bonding mechanisms are driven by grain boundary diffusion phenomena and the interface trapped oxide layer instability. Moreover, mechanical and electrical properties were also studied. Finally, the bonding behavior understanding in function of define parameters lead to some recommendations for the bonding process integration achievement.