L'absence de structure cristalline dans les verres métalliques tendrait à suggérer qu'aucun effet d'échelle sur leur comportement mécanique ne pourrait exister. Cependant, la diminution de la taille des éprouvettes de verre métallique, principalement solliciter en micro-compression sur des micro-pilliers usiné au FIB à partir de BMG révèlent une transition entre des mécanismes de déformation localisés dans des bandes de cisaillement pour des échelles supérieures à 400 nm et des mécanismes qui présentent des déformations homogènes en dessous de 400 nm. Des interrogations demeurent cependant sur l'impact des procédés d'élaboration des échantillons. Dans cette thèse, on s'intéresse à une autre voie de caractérisation des effets d'échelle sur le comportement mécanique des verres métalliques par l'élaboration et la caractérisation d'éprouvettes obtenues par des procédés de microélectronique dans des films minces de verre métallique de différentes épaisseurs, sans recours à de l'usinage FIB. La structure amorphe et la composition des dépôts réalisés par MS-PVD ont été confirmées par des analyses DRX et MET. L'homogénéité des dépôts entre les différentes épaisseurs a été confirmée par l'invariance du module de Young et du module de cisaillement déterminé par diffusion Brillouin sur chaque épaisseur. Des mesures de nano indentation ont cependant révélé une diminution de la dureté, une augmentation du module de compressibilité et du coefficient de Poisson avec l'augmentation de l'épaisseur des films. L'observation des déformations d'éprouvettes de flexion et des empreintes en nano indentation confirme l'existence d'une taille critique d'éprouvette. Les relations entre les différentes propriétés mécaniques et les observations sur les effets d'échelle sont discutées à partir du modèle des STZ et d'une loi de comportement élasto-plastique parfaite pour toutes les épaisseurs. / The lack of cristalline structure in metallic glasses suggests that no mechanical size effect could be expected. However, if the sample size decreases, a transition around 400 nm in size between deformations localized in shear band and homogeneous deformations was observed mainly on micropillars machined by FIB. But there are still a few questions which remained unanswered on elaboration process and their influence on amorphous structure with the size decreasing. This thesis deals with on a new way to characterize the size effect on the mechanical behaviour of metallic glasses. Metallic glasses thin films were elaborated by MS-PVD and mechanical samples were designed thanks to microelectronic process. Homogeneity of the amorphous structure and of the composition were determined by XRD and TEM. Elastic constant such as Young modulus and shear modulus obtained by Brillouin scattering analysis are also steady whatever the thicknesses. Nevertheless, nano indentation measures showed that Poisson ratio and Bulk modulus increase when the thin films thicknesses increase. Deformations observed on nano bending sample and imprints in nano indentation show also a transition between homogeneous deformation and deformations with shear bands. The origins of these transitions between the mechanical properties are discussed from a elastic perfectly plastic model and the Shear Transition Zone model.

L'industrie microélectronique est engagée depuis longtemps dans des mesures visant à réduire ses impacts sur l'environnement, et ce sur toutes les phases du cycle de vie de ses produits. Sur les sites de fabrication, la suite logique à la mise en place de système de traitement des pollutions est l'anticipation de ces dernières. L'éco-conception des technologies microélectroniques, c'est-à-dire l'intégration de paramètres environnementaux dans leur processus de développement, permet de répondre à cet objectif. Notre travail de recherche a pour but de caractériser environnementalement les procédés de fabrication microélectronique afin de proposer des outils et méthodes pour leurs concepteurs. Nous avons donc modélisé une technologie microélectronique, et associé des impacts environnementaux aux flux entrants et sortants. Cela nous a permis de proposer des indicateurs environnementaux destinés à la R&D et adaptés à un site de développement et de production microélectronique. / The microelectronic industry has been engaged for a long time in measures to reduce its impacts on the environment, regarding all the life cycle phases of its products. For the manufacturing sites, the logical follow-ups to the implementation of pollutions treatment systems are their anticipation. The eco-design of microelectronic technologies, that is the integration of environmental parameters in their development process, enables to meet this objective. The aim of our research work is to environmentally characterize the microelectronic manufacturing processes to propose tools and methods for their designers. Therefore, we modeled a microelectronic technology, and we matched environmental impacts with its inputs and outputs. This allows us to suggest environmental indicators for the R&D, which are adapted to a microelectronic development and manufacturing site.

O objetivo do presente trabalho é o desenvolvimento de nanocompósitos de silício poroso/azul de metileno (PS/MB) utilizando-se substratos de silício macroporoso e mesoporoso para sua aplicação no monitoramento de gases orgânicos. Foram estudados processos de formação de PS/MB usando PS macroporoso e controlando o pH da solução. Os resultados obtidos indicam que a acidez da solução compromete a adsorção eficiente das moléculas de MB, sendo necessário a utilização de uma solução tampão para elevar o nível do pH. A necessidade de controlar o nível de pH da solução deve-se principalmente à característica ácida da superfície de PS recém formada, já que a superfície está constituída principalmente de ligações do tipo Si-Hx que são altamente hidrofóbicas. Os resultados da emissão fotoluminescente (PL) das estruturas de PS/MB em substrato de PS oxidado mostraram que a intensidade de emissão PL das moléculas de MB é mais intensa se comparada com a emissão das moléculas de MB em solução aquosa de baixa concentração. Esse resultado evidencia que a interação entre os elétrons p e a superfície do filme de PS otimiza a recombinação radiativa, minimizando possíveis caminhos não radiativos do estado excitado da molécula de MB. Adicionalmente, o resultado mostrou que as moléculas de MB adsorvidas sobre substratos de PS oxidados preservam suas características moleculares, atuando em forma monomérica. No caso de moléculas MB adsorvidas em substratos de PS não oxidados, os espectros de emissão PL mostraram que as moléculas de MB perderam sua identidade molecular formando, possivelmente, complexos na superfície do PS. Os resultados dos ensaios de adsorção das moléculas de MB em substratos de silício mesoporoso demonstraram ser mais eficientes quando o solvente utilizado foi o etanol, em condição de pH neutro. A monitoração de ambientes de vapores orgânicos foi efetuada através da resposta PL de uma estrutura de silício mesoporoso oxidado com moléculas de MB adsorvidas (Ox- PS/MB). Os resultados da emissão PL da estrutura Ox-PS/MB para os diferentes ambientes orgânicos apresentaram sinais de PL característicos para cada tipo de gás. Esses resultados mostraram o grande potencial de aplicação da estrutura Ox- PS/MB em um sistema de nariz óptico. / The objective of the present work is the porous silicon/methylene-blue (PS/MB) nanocomposite fabrication by using the macro-porous and mesoporous silicon substrate in order to be applied for organic solvent detection. The PS/MB formation process was studied PS/MB by using the macroporous silicon substrate by the pH value controlling of the solution moieties. The results showed that the acid condition of the solution compromises the efficiency of the MB adsorption wherever it was necessary to use the buffer in order to control the pH level of the solution. This additional process was a necessary condition because the fresh PS surface had had acid feature because the surface moieties at fresh PS are formed for the highly hydrophobic Si-Hx bonds. The PL spectra results from the PS/MB formed at oxidized PS substrate showed that the PL emission from the adsorbed MB molecules is more intense than the emission from the MB molecules in low concentrated solution. These results suggest that the PS surface and electrons p (in the MB) interaction minimizes the non-radioactive path for the excited state recombination of the MB molecules. Additionally this result showed that the adsorbed MB molecules preserved their molecular identity aging as a monomer moiety. In the case of the MB adsorbed at non-oxidized PS substrate, the PL spectra showed that the MB molecules lost their identity forming possible complex moieties at PS surface. The experimental results of the MB adsorption at the mesoporous silicon surface showed to be more efficient when the solution was ethanol at neutral pH value. The organic vapor ambient monitoring was made throughout the PL emission response of the Ox-PS/MB structure. These results showed that the PL emission had had the characteristic feature for each type of gas used in the experiment. These results showed the high potential application of the Ox-PS/MB structure in the optical nose system.

Ferramentas de projeto de circuitos integrados (do inglˆes, electronic design automation, ou simplesmente EDA) tˆem um papel fundamental na crescente complexidade dos projetos de circuitos digitais. Elas permitem aos projetistas criar circuitos com um n´umero de componentes ordens de grandezas maior do que seria poss´ıvel se os circuitos fossem projetados `a m˜ao como nos dias iniciais da microeletrˆonica. Neste trabalho, dois importantes problemas em EDA ser˜ao abordados: dimensionamento de portas e posicionamento detalhado dirigido a desempenho. Para dimensionamento de portas, uma nova metodologia de relaxac¸ ˜ao Lagrangiana ´e apresentada baseada em informac¸ ˜ao de temporarizac¸ ˜ao locais e propagac¸ ˜ao de sensitividades. Para posicionamento detalhado dirigido a desempenho, um conjunto de movimentos de c´elulas ´e criado usando uma formac¸ ˜ao ´otima atenta `a forc¸a de alimentac¸ ˜ao para o balanceamento de cargas. Nossos resultados experimentais mostram que tais t´ecnicas s˜ao capazes de melhorar o atual estado-da-arte. / Electronic design automation (EDA) tools play a fundamental role in the increasingly complexity of digital circuit designs. They empower designers to create circuits with several order of magnitude more components than it would be possible by designing circuits by hand as was done in the early days of microelectronics. In this work, two important EDA problems are addressed: gate sizing and timing-driven detailed placement. They are studied and new techniques developed. For gate sizing, a new Lagrangian-relaxation methodology is presented based on local timing information and sensitivity propagation. For timing-driven detailed placement, a set of cell movement methods are created using drive strength-aware optimal formulation to driver/sink load balancing. Our experimental results shows that those techniques are able to improve the current state-of-the-art.

O posicionamento das portas lógicas tem papel fundamental na qualidade de um circuito digital. A qualidade do posicionamento impacta diretamente na tamanho do circuito, no tempo de propagação dos sinais, consumo de energia, área com problemas de aquecimento, demanda de recursos de roteamento, etc. Desse modo, algoritmos de posicionamento de portas lógicas tem sido investigado por muitas décadas em busca de soluções de posicionamento com melhor qualidade e com o menor tempo de execução possível. Além disso, o posicionamento de portas lógicas é um problema de otimização combinatorial e ele é um dos problemas pertencentes a classe NP-Difícil. Desse modo, obter a solução ótima em tempo computalcional razoável é praticamente impossível. Portanto, a investigação de técnicas e algoritmos que provenham melhores soluções do que as obtidas atualmente para o posicionamento de portas lógicas é de fundamental importância para o contínuo avanço da indústria de microeletrônica. Neste trabalho foi proposto um algoritmo de posicionamento analítico detalhado para minimizar as violações no tempo de propagação dos sinais de dados. O algoritmo proposto é uma adaptação de um algoritmo de posicionamento analítico quadrático da etapa de posicionamento global para atuar sobre as portas lógicas combinacionais dos caminhos críticos na etapa de posicionamento detalhado. As portas lógicas movimentadas pela formulação propostas são aquelas combinacionais pertencentes aos caminhos críticos e aquelas que são vizinhas no primeiro nível lógico das pertencentes aos caminhos críticos. O algoritmo proposto opera somente sobre os caminhos com violações no tempo de propagação de late dos sinais de dados. A validação experimental do algoritmo proposto mostrou que as violações de Worst Negative Slack (WNS) e Total Negative Slack (TNS) foram reduzidas, respectivamente, em até 47,9% e 59,6% no tempo de propagação dos sinais de dados. Portanto, a qualidade do posicionamento detalhado incrementa em até 5%. Por outro lado, as violações de Average Bin Utilization (ABU) incrementam em até 5,5%. O algoritmo de posicionamento analítico detalhado opera sobre no máximo 1% do total de portas lógicas dos circuitos analisados. / The logical gates placement has a fundamental impact on the placement quality of the circuit. The placement quality impacts directly on circuit size, timing propagation, power consumption, hotspot areas, etc. Therefore, placement algorithms have been researched for a long time to improve placement quality with less runtime to find a good solution to the placement problem. In this work was proposed an analytical detailed placement algorithm to minimize timing propagation violations. The proposed algorithm was adapted from a quadratic algorithm of the global placement step to handle critical paths in detailed placement step. Detailed quadratic algorithm moves gates in critical paths and the gates in the first deep logical level of the ones in critical paths that are the immediate neighbors. The detailed analytical algorithm works only in combinational gates that are part of critical paths and for ones in late critical paths. The experimental validation of the proposed detailed analytical algorithm shows a reduction in WNS and TNS violation, respectively, up to 47.9% and 59.6% in timing propagation. Therefore, detailed placement quality had improved up to 5%. Otherwise, ABU penalty also increased up to 5.5%. In our formulation is moved up to 1% of the total number of gates in the benchmarks.

O posicionamento das portas lógicas tem papel fundamental na qualidade de um circuito digital. A qualidade do posicionamento impacta diretamente na tamanho do circuito, no tempo de propagação dos sinais, consumo de energia, área com problemas de aquecimento, demanda de recursos de roteamento, etc. Desse modo, algoritmos de posicionamento de portas lógicas tem sido investigado por muitas décadas em busca de soluções de posicionamento com melhor qualidade e com o menor tempo de execução possível. Além disso, o posicionamento de portas lógicas é um problema de otimização combinatorial e ele é um dos problemas pertencentes a classe NP-Difícil. Desse modo, obter a solução ótima em tempo computalcional razoável é praticamente impossível. Portanto, a investigação de técnicas e algoritmos que provenham melhores soluções do que as obtidas atualmente para o posicionamento de portas lógicas é de fundamental importância para o contínuo avanço da indústria de microeletrônica. Neste trabalho foi proposto um algoritmo de posicionamento analítico detalhado para minimizar as violações no tempo de propagação dos sinais de dados. O algoritmo proposto é uma adaptação de um algoritmo de posicionamento analítico quadrático da etapa de posicionamento global para atuar sobre as portas lógicas combinacionais dos caminhos críticos na etapa de posicionamento detalhado. As portas lógicas movimentadas pela formulação propostas são aquelas combinacionais pertencentes aos caminhos críticos e aquelas que são vizinhas no primeiro nível lógico das pertencentes aos caminhos críticos. O algoritmo proposto opera somente sobre os caminhos com violações no tempo de propagação de late dos sinais de dados. A validação experimental do algoritmo proposto mostrou que as violações de Worst Negative Slack (WNS) e Total Negative Slack (TNS) foram reduzidas, respectivamente, em até 47,9% e 59,6% no tempo de propagação dos sinais de dados. Portanto, a qualidade do posicionamento detalhado incrementa em até 5%. Por outro lado, as violações de Average Bin Utilization (ABU) incrementam em até 5,5%. O algoritmo de posicionamento analítico detalhado opera sobre no máximo 1% do total de portas lógicas dos circuitos analisados. / The logical gates placement has a fundamental impact on the placement quality of the circuit. The placement quality impacts directly on circuit size, timing propagation, power consumption, hotspot areas, etc. Therefore, placement algorithms have been researched for a long time to improve placement quality with less runtime to find a good solution to the placement problem. In this work was proposed an analytical detailed placement algorithm to minimize timing propagation violations. The proposed algorithm was adapted from a quadratic algorithm of the global placement step to handle critical paths in detailed placement step. Detailed quadratic algorithm moves gates in critical paths and the gates in the first deep logical level of the ones in critical paths that are the immediate neighbors. The detailed analytical algorithm works only in combinational gates that are part of critical paths and for ones in late critical paths. The experimental validation of the proposed detailed analytical algorithm shows a reduction in WNS and TNS violation, respectively, up to 47.9% and 59.6% in timing propagation. Therefore, detailed placement quality had improved up to 5%. Otherwise, ABU penalty also increased up to 5.5%. In our formulation is moved up to 1% of the total number of gates in the benchmarks.

Neste trabalho foi analisado o comportamento de um transistor UTBOX (Ultra Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) planar do tipo n, operando como uma célula de memória 1T-FBRAM (single transistor floating body random access memory). A memória em questão trata-se de uma evolução das memórias 1T1C-DRAM convencionais formada, porém, de apenas um transistor, sendo o próprio transistor o responsável pelo armazenamento da informação por meio do efeito de corpo flutuante. Assim, foram realizadas simulações numéricas bidimensionais, obtendo-se curvas dinâmicas e, a partir destas, foi possível extrair e analisar alguns dos principais parâmetros da memória tais como tensão de disparo no dreno, margem de sensibilidade, janela de leitura e tempo de retenção, além dos mecanismos atuantes em cada estado da memória (escrita, leitura e repouso). Foram estudadas as polarizações da célula de memória. Dentre as possíveis maneiras de programação do dado 1 desta tecnologia foram abordadas neste trabalho a programação pelos métodos GIDL (Gate Induced Drain Leakage) e BJT (Bipolar Junction Transistor). Pelo método de escrita por GIDL foi possível operar a célula de memória em alta velocidade sem dissipar potência expressiva. Mostrou-se que esse método é bastante promissor para a tecnologia low-power high-speed. E ainda, obteve-se maior estabilidade na operação de leitura quando esta é polarizada no ponto ZTC (Zero Temperature-Coefficient) devido ao nível de corrente do dado 0 ficar estável mesmo com a variação da temperatura. Pelo método de escrita por BJT, estudou-se a influência das espessuras do filme de silício e também do óxido enterrado, notou-se uma forte dependência da tensão mínima de dreno para a programação do dado 1 em função destas espessuras e também em função da temperatura. Conforme a espessura do filme de silício torna-se mais fina, a tensão de disparo aplicada ao dreno aumenta devido ao maior acoplamento. Porém, observou-se que o nível da tensão de disparo do dreno pode ser modulada através da tensão aplicada ao substrato, tornando possível operar a célula em uma tensão de disparo menor aumentando a vida útil do dispositivo. Quanto à temperatura, com o seu aumento observou-se que a tensão mínima de dreno necessária para disparar a escrita do dado 1 diminuiu favorecendo a programação da célula. Porém o tempo de retenção é prejudicado (torna-se menor) por causa do aumento da corrente de fuga na junção PN. Na análise sobre o impacto que a primeira e a segunda porta causam na margem de sensibilidade de corrente e no tempo de retenção, verificou-se que dependendo da tensão aplicada à porta durante a condição de armazenamento do dado, o tempo de retenção pode ser limitado ou pela geração ou pela recombinação dos portadores (lacunas). Notou-se que há um compromisso entre a obtenção da melhor margem de sensibilidade de corrente e o melhor tempo de retenção. Como o tempo retenção é um parâmetro mais crítico, mais atenção foi dada para a otimização deste. Concluiu-se nesta análise que a melhor polarização para reter o dado por mais tempo é a primeira interface estar em modo acumulação e a segunda em modo depleção. No estudo da polarização de dreno durante a operação de leitura, observou-se que quando aplicado alta tensão de dreno é obtido alta margem de sensibilidade, porém ao mesmo tempo esta polarização prejudica o dado 0 devido ao alto nível de geração de lacunas induzidas pela ionização por impacto, o qual diminui o tempo de retenção e destrói o dado 0 quando operações de múltiplas leituras são realizadas. Já para baixo nível de tensão de dreno durante a leitura notou-se que é possível realizar múltiplas operações de leitura sem perder o dado armazenado e também maior tempo de retenção foi obtido. / In this study was analyzed the behavior of one transistor called UTBOX (Ultra Thin Buried Oxide) FD SOI MOSFET (Fully Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) working as a 1T-FBRAM (Single Transistor Floating Body Random Access Memory). This memory device is an evolution from conventional memories 1T1C-DRAM, however formed by only one transistor, the device itself is responsible for the storage of the information through the floating body effect. Thus two dimensional simulations were performed, where were obtained dynamic curves, and from these curves it was possible to extract and analyze some of the main parameters, such as, trigger drain voltage, sense margin current, read window, and the retention time, beyond the mechanisms in each state of memory (write, read and hold). Among the possible ways to program the data 1 in this technology were used the methods GIDL (Gate Induced Drain Leakage) and BJT (Bipolar Junction Transistor). By the GIDL method it was possible to operate the memory cell at high speed without spending significant power, showing that this method is very promising for low-power high-speed. Furthermore, greater stability was obtained in read operation when it is biased at point ZTC (zero-Temperature Coefficient) due to the current level of datum \'0\' remain stable even with temperature variation. By the BJT method, it was studied the influence of the silicon film thickness and the buried oxide thickness, and it was noted a strong dependence on minimum drain voltage for programming the data \'1\' as a function of both thicknesses. As the thickness of the silicon film becomes thinner, the trigger drain voltage increases due to stronger coupling. However, it was observed that the level of the trigger drain voltage can be modulated by the substrate bias in this way it is possible to operate the cell with lower voltage avoiding the damage and increasing the lifetime of the device. About the temperature, with its increase it was observed that the minimum drain voltage required to trigger the writing datum \'1\' decreased favoring the programming the cell. However the retention time is harmed (becomes smaller) due to the increment of leakage current in the PN junction. Analyzing the impact of the first and second gate on sense margin current and retention time, it was verified that depending on the voltage applied to the gate during the hold condition, the retention time may be limited by the generation or recombination of the carriers (holes). It was noted that there is a compromise between obtaining the best sense margin current and the best retention time. Since the retention is the most critical parameter, more attention should be given in order to obtain the optimization of this latter. It is concluded in this analysis that the best bias to retain the datum for longer time is the first interface being in accumulation mode and the second in depletion mode. In the study of biasing the drain during the read operation, it has been observed that the use of high drain voltage provides high sense margin, but at the same time, this polarization affect the data \'0\' due to high level of holes generation induced by impact ionization, which shortens the retention time and destroys the data \'0\' in multiple read operations. However, for low drain voltage during read operations it was possible to perform multiple read operations without losing the stored data and also higher retention time was obtained.

Orientador: Luiz Carlos Kretly / Dissertação (mestrado) - Universidade Estadual de Campinas, Faculdade de Engenharia Eletrica e de Computação / Made available in DSpace on 2018-08-12T09:54:12Z (GMT). No. of bitstreams: 1 FonsecaJunior_PauloNazarenoLagoia.pdf: 5632530 bytes, checksum: ea9f82363483a872a3effe7dbd527b5f (MD5) Previous issue date: 2008 / Resumo: Este trabalho tem como finalidade a implementação de indutores integrados passivos baseados nas tecnologias de fabricação CMOS e BiCMOS. Os indutores são dispositivos fundamentais em aplicações de rádio freqüência e estão presentes na maioria dos circuitos de RF como amplificadores e osciladores. Os Indutores integrados passivos têm seus desempenhos degradados principalmente pelas perdas associadas ao metal e substrato. E apesar da existência de vários métodos de otimização, as foundries em geral, ainda oferecem um número reduzido de componentes, o que dificulta a escolha do melhor dispositivo para cada circuito. Sendo assim, a partir do projeto e implementação de indutores integrados o projetista é capaz de desenvolver novos dispositivos para cada aplicação. Este trabalho apresenta os resultados experimentais de indutores CMOS otimizados com a técnica de empilhamento para a redução de perdas ôhmicas e de PGS para a redução de perdas pelo substrato. Apresenta-se também indutores projetados na tecnologia BiCMOS com dupla camada de PGS; enterrada n+ e silício policristalino. / Abstract: This work aims the design and implementation of integrated passive inductors based on CMOS and BiCMOS processes. The inductors are essential devices in radio frequency applications and are used in many RF circuits such as amplifiers and oscillators. The inductors' performance is mainly limited by metal and substrate losses. Although various methods of improvement have been proposed, the foundries still offer a reduced number of components, making far more difficult to choose the best device for each circuit. In this way, from the design and implementation of integrated inductors, the designer is able to enhance and develop new devices for each application. This works presents the experimental results of inductors based on CMOS process. These inductors have been improved with two techniques; multilevel and PGS, the first one reduce the metal losses and the second to reduce the substrate losses. This work also shows inductors improved with double PGS based on BiCMOS process. The double PGS was designed with polysilicon and n+ buried layer. / Universidade Estadual de Campi / Telecomunicações e Telemática / Mestre em Engenharia Elétrica

Effective application of thermal interface materials (TIM) sandwiched between silicon and a heat spreader in a microelectronic package for improved heat dissipation is studied through thermal and mechanical characterization of high thermally conductive carbon nanotubes (CNTs) integrated into eutectic gallium indium liquid metal (LM) wetting matrix. Thermal conductivity data from Infrared microscopy tool reveals the dependence of experimental factors such as matrix types, TIM contacting interfaces, orientation of CNTs and wetting of CNTs in the matrix on the thermal behavior of TIM composite. Observed generalized trend on LM-CNT TIM shows progressive decrease in effective thermal conductivity with increasing CNT volume fractions. Further thermal characterizations LM-CNT TIM however show over 2x increase in effective thermal conductivity over conventional polymer TIMs (i.e. TIM from silicone oil matrix) but fails to meet 10x improvement expected. Poor wetting of CNT with LM matrix is hypothesized to hinder thermal improvement of LM-CNT TIM composite. Thus, wetting enhancement technique through electro-wetting and liquid crystal (LC) based matrix proposed to enhance CNT-CNT contact in LM-CNT TIM results in thermal conductivity improvement of 40 to 50% with introduction of voltage gradient of 2 to 24 volts on LM-CNT TIM sample with 0.1 to 1 percent CNT volume fractions over non voltage LM-CNT TIM test samples. Key findings through this study show that voltage tests on LC- CNT TIM can cause increased CNT-CNT networks resulting in 5x increase in thermal conductivity over non voltage LC-CNT TIM and over 2x improvement over silicone-CNT TIMs. Validation of LM wetting of CNT hypothesis further shows that wetting and interface adhesion mechanisms are not the only factors required to improve thermal performance of LM-CNT TIM. Anisotropic characteristic of thermal conductivity of randomly dispersed CNTs is a major factor causing lower thermal performance of LM-CNTs TIM composite. Other factors resulting in LM-CNT TIM decreasing thermal conductivity with increasing CNT loading are (i) Lack of CNT-CNT network due to large difference in surface tension and mass density between CNTs and LM in TIM composite (ii) Structural stability of MWCNT and small MFP of phonons in ~5um MWCNTs compared to the system resulted in phonon scattering with reduced heat flow (iii) CNT percolation threshold limit not reached owing to thermal shielding due to CNT tube interfacial thermal resistance. While mixture analytical models employed are able to predict thermal behaviors consistent with CNT-CNT network and CNT- polymer matrix contact phenomenon, these models are not equipped to predict thermo-chemical attributes of CNTs in LM-CNT TIM. Extent of LM-CNT wetting and LM-solid surface interfacial contact impacts on interfacial thermal resistance are investigated through LM contact angle, XPS/AES and SEM-EDX analyses on Au/Ni and Ni coated copper surfaces. Contact angle measurements in the range of 120o at both 55oC and 125oC show non wetting of LM on CNT, Au and Ni surfaces. Interface reactive wetting elemental composition of 21 days aged LM on Au/Ni and Ni surfaces reveals Ga dissolution in Au and Ni diffusion of ~0.32um in Au which are not present for similar analysis of 1 day LM on Au/Ni surface. Formation of Au-Ni-Ga IMC and IMC-oxide iono-covalency occurrence at the interface causes reduction in surface tension and reduction in interfacial contact resistance.

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