L'intégration de diélectriques High-k dans les empilements de grille des dispositifs MOS a fait naître de nouvelles interrogations concernant la fiabilité des futurs nœuds technologiques. La miniaturisation constante des dispositifs conduisant à l'amincissement des épaisseurs d'oxyde de grille, leur caractérisation électrique est rendue de plus en plus complexe à l'échelle du dispositif. Pour palier à ce problème, l'utilisation d'un microscope à force atomique en mode conducteur sous ultravide permet grâce à la faible surface de contact entre la pointe et l'échantillon de réduire suffisamment le courant tunnel pour pouvoir étudier la dégradation et le claquage diélectrique d'oxyde ultra fin. La comparaison systématique des résultats de fiabilité de l'empilement High-k du nœud 28nm et de la couche interfaciale seule ayant subi les mêmes étapes de développement que celles présentes dans l'empilement, obtenus par C-AFM sous ultra vide, ont permis de montrer expérimentalement que la probabilité de claquage des oxydes de grille High-k est gouvernée par la fiabilité propre des couches qui la composent, et de déduire une loi d'extrapolation de la durée de vie en tension et en surface ce qui permet de prédire la statistique de défaillance du dispositif. Les impacts d'un pré-stress en tension de l'ordre de la milliseconde sur les distributions de claquage des oxydes de grille simples et bicouches ont été rapportés. Ces résultats sont expliqués dans ce manuscrit par le déclenchement lors de l'application du stress, d'une dégradation au sein de l'oxyde, prenant naissance dans la couche interfaciale des oxydes High-k et conduisant à une réduction locale de l'épaisseur de diélectrique. Des phénomènes de résistance différentielle négative au moment de la rupture diélectrique ont été étudiés et modélisés pour différentes épaisseurs d'oxyde, par une croissance filamentaire de la dégradation. Il a été possible de donner une expression analytique reliant le temps caractéristique de croissance filamentaire et le temps moyen de claquage observé sur les distributions statistiques. Enfin, les mesures C-AFM de ce travail ont été étendues au cas des structures MIM utilisées pour le développement des futurs mémoires résistives OxRAM. Dans ce cas un effet d'auto-guérison à l'échelle nanométrique a été mis en évidence. / Integration of High-k dielectrics in gate oxides of MOS raised new issues concerning the reliability of futur technology nodes. The constant miniaturisation of devices leads to thinner gate oxides, making their electrical caracterisation more complex at the device scale. To solve this problem, an atomic force microscope in conductive mode under ultra high vacuum can be used thanks to the readuce contact area between the tip and the sample which allow a drastic decrease of the tunneling current and thus the study of the degradation and the dielectric breakdown of ultra-thin oxides. The systematic comparaison of the TDDB distributions obtained on the High-k gate oxide of the 28nm technology node on one side and obtained on the Interfacial layer alone revealed that the failure probability of High-k oxides is governed by the failure probability of each layer present in the stack. This allow to give an extrapolation law of the High-k gate oxide lifetime as a function of the applied voltage and the electrode area and to predict the failure statistic of the 28nm tehcnology node. The impact of voltage pre-stress with a microseconde range of duration on the TDDB and VBD distributions of both single layer and High-k gate oxides is given is the manuscript. The results are then interpreted by an invasive degradation nucleating from an interface during a stress and leading to a local thinned oxide. Pre-breakdown negative differential resistance have been studied and modeled for several oxide thickness, using a growing mecanism of the elctrical degradation. An analytic expression linking the growth caracteristic time of the filament and the mean time to breakdown observed on the statistical distributions has then been given. Finally, C-AFM measurements developped in this work has been extended to MIM structures used for oxide resistive random access memories (OxRAM). A self healing has been observed at the nanometric scale for these samples.

Afin de pouvoir continuer la miniaturisation de la brique de base des circuits électroniques, le transistor MOS, l’introduction d’oxyde de grille à haute permittivité était inévitable. Un empilement de type high-k/grille métal en remplacement du couple SiO2 /Poly-Si est introduit afin de limiter le courant de fuite tout en conservant un bon contrôle électrostatique du canal de conduction. L’introduction de ces matériaux pose naturellement des questions de fiabilité des dispositifs obtenus et ce travail s’inscrit dans ce contexte. Afin de réaliser des mesures de durée de vie sans avoir à finir les dispositifs, une méthode utilisant le C-AFM sous ultravide est proposée. Le protocole expérimental repose sur une comparaison systématique des distributions des temps de claquage obtenues à l’échelle du composant et à l’échelle nanométrique. La comparaison systématique des mesures s’avère fiable si l’on considère une surface de contact entre la pointe et le diélectrique de l’ordre du nm². Des distributions de Weibull présentant une même pente et un même facteur d’accélération en tension sont rapportées montrant une origine commune pour le mécanisme de rupture aux deux échelles.Une résistance différentielle négative, précédant la rupture diélectrique, est rapportée lors de mesures courant–tension pour certaines conditions de rampe. Ce phénomène de dégradation de l’oxyde, visible grâce au C-AFM , est expliqué et modélisé dans ce manuscrit par la croissance d’un filament conducteur dans l’oxyde. Ce même modèle permet aussi de décrire la rupture diélectrique.Finalement, l’empilement de grille bicouche du noeud 28nm est étudié. Une preuve expérimentale montrant que la distribution du temps de claquage du bicouche est bien une fonction des caractéristiques de tenue en tension propres de chaque couche est présentée. / In order to continue the scaling of the MOS transistor the replacement of the gate oxide layer by a high K/Metal gate was mandatory. From a reliability point of view, the introduction of these new materials could cause a lifetime reduction. To test the lifetime of the device a new technique using the C-AFM under Ultra High Vacuum is proposed. The experimental approach is based on a systematic comparison between the time to failure distribution obtained at device scale and at nanoscale. The comparison is reliable if we assume a contact surface of several nm² under the tip. Weibull distributions with a same slope and a same voltage acceleration factor have been found exhibiting a common origin of breakdown at both scales.We have reported a negative differential resistance phenomenon during Current-Voltage measurements. This degradation phenomenon has been modelled and explained by the growth of a conductive filament in the oxide layer. This model is also able to describe the breakdown of the oxide layer.Finally the bi layer gate stack of the 28nm node was studied. The first experimental proof confirming that the lifetime distribution of the bi-layer gate stack is a function of the lifetime of each layer taken separately is presented.

Les matériaux ferroélectriques sont des matériaux qui possèdent une polarisation spontanée en l'absence de champ électrique, leur conférant plusieurs propriétés intéressantes du point de vue des applications possibles. La réduction de l'épaisseur des couches ferroélectriques vers des films minces et ultra-minces s'est avérée nécessaire notamment en vue de leur intégration dans les dispositifs de la micro et nano-électronique. Cependant, cette diminution a fait apparaître certains phénomènes indésirables au sein des couches minces tels que les courants de fuite. La caractérisation électrique de ces matériaux reste donc un défi afin de comprendre les mécanismes physiques en jeu dans ces films, d'autant qu'une information à l'échelle très locale est maintenant requise. Il est donc nécessaire de faire progresser les techniques de mesure électrique pour atteindre ces objectifs. Durant cette thèse, nous mesurons la polarisation diélectrique de l'échelle mésoscopique jusqu'à l'échelle nanométrique en utilisant des caractérisations purement électriques constituées de mesures Polarisation-Tension, Capacité-Tension et Courant-Tension mais aussi des mesures électromécaniques assurées par une technique dérivée de la microscopie à force atomique et nommée Piezoresponse Force Microscopy. Au cours de nos travaux, nous montrons la limite de certaines techniques de caractérisation classiques ainsi que les artéfacts affectant la mesure électrique ou électromécanique et pouvant mener à une mauvaise interprétation des résultats de mesure. Afin de pousser nos investigations plus loin, nous avons développé de nouvelles techniques de mesure pour s'affranchir de certains signaux parasites dont nous exposerons le principe de fonctionnement. Nous présentons les premières mesures directes de polarisation rémanente à l'échelle du nanomètre grâce à une technique que nous nommons nano-PUND. Ces techniques et méthodes sont appliquées à une variété importante de matériaux tels que Pb(Zr,Ti)O3, GaFeO3 ou BaTiO3 dont, pour certains, la ferroélectricité n'a jamais été démontrée expérimentalement sans ambiguïté. / Ferroelectric materials show a spontaneous dielectric polarisation even in the absence of applied electric field, which confers them interesting possibilities of applications. The reduction of the thickness of ferroelectric layers towards ultra-thin values has been necessary in view of their integration in micro and nano-electronic devices. However, the reduction of thickness has been accompanied by unwanted phenomena in thin layers such as tunneling currents and more generally leakage currents. The electrical characterization of these materials remains a challenge which aims at better understanding the physical mechanisms at play, and requires now a nanometric spatial resolution. To do so, it is thus mandatory to enhance the techniques of electrical measurement. In this work, we measure the dielectric polarisation of ferroelectric films from mesoscopic scale down to the nanometric scale using purely electric characterisation techniques (Polarisation vs Voltage, Capacitance vs Voltage, Current vs Voltage), but also electro-mechanical techniques like Piezoresponse Force Microscopy which derives from Atomic Force Microscopy. We show the limits of several classical techniques as well as the artefacts which affect electrical or electro-mechanical measurement and may lead to an incorrect interpretation of the data. In order to push the investigation further, we have developed and we describe new measurement techniques which aim at avoiding some parasitic signals. We present the first direct measurement of the remnent polarisation at the nanoscale thanks to a technique which we call « nano-PUND ». These techniques and methods are applied to a large variety of materials like Pb(Zr,Ti)O3, GaFeO3 or BaTiO3 which (for some of them), ferroelectricity has not been measured experimentally.

We present the development of a novel, UHV-compatible device fabrication strategy for the realisation of nano- and atomic-scale devices in silicon by harnessing the atomic-resolution capability of a scanning tunnelling microscope (STM). We develop etched registration markers in the silicon substrate in combination with a custom-designed STM/ molecular beam epitaxy system (MBE) to solve one of the key problems in STM device fabrication ??? connecting devices, fabricated in UHV, to the outside world. Using hydrogen-based STM lithography in combination with phosphine, as a dopant source, and silicon MBE, we then go on to fabricate several planar Si:P devices on one chip, including control devices that demonstrate the efficiency of each stage of the fabrication process. We demonstrate that we can perform four terminal magnetoconductance measurements at cryogenic temperatures after ex-situ alignment of metal contacts to the buried device. Using this process, we demonstrate the lateral confinement of P dopants in a delta-doped plane to a line of width 90nm; and observe the cross-over from 2D to 1D magnetotransport. These measurements enable us to extract the wire width which is in excellent agreement with STM images of the patterned wire. We then create STM-patterned Si:P wires with widths from 90nm to 8nm that show ohmic conduction and low resistivities of 1 to 20 micro Ohm-cm respectively ??? some of the highest conductivity wires reported in silicon. We study the dominant scattering mechanisms in the wires and find that temperature-dependent magnetoconductance can be described by a combination of both 1D weak localisation and 1D electron-electron interaction theories with a potential crossover to strong localisation at lower temperatures. We present results from STM-patterned tunnel junctions with gap sizes of 50nm and 17nm exhibiting clean, non-linear characteristics. We also present preliminary conductance results from a 70nm long and 90nm wide dot between source-drain leads which show evidence of Coulomb blockade behaviour. The thesis demonstrates the viability of using STM lithography to make devices in silicon down to atomic-scale dimensions. In particular, we show the enormous potential of this technology to directly correlate images of the doped regions with ex-situ electrical device characteristics.

We present the development of a novel, UHV-compatible device fabrication strategy for the realisation of nano- and atomic-scale devices in silicon by harnessing the atomic-resolution capability of a scanning tunnelling microscope (STM). We develop etched registration markers in the silicon substrate in combination with a custom-designed STM/ molecular beam epitaxy system (MBE) to solve one of the key problems in STM device fabrication ??? connecting devices, fabricated in UHV, to the outside world. Using hydrogen-based STM lithography in combination with phosphine, as a dopant source, and silicon MBE, we then go on to fabricate several planar Si:P devices on one chip, including control devices that demonstrate the efficiency of each stage of the fabrication process. We demonstrate that we can perform four terminal magnetoconductance measurements at cryogenic temperatures after ex-situ alignment of metal contacts to the buried device. Using this process, we demonstrate the lateral confinement of P dopants in a delta-doped plane to a line of width 90nm; and observe the cross-over from 2D to 1D magnetotransport. These measurements enable us to extract the wire width which is in excellent agreement with STM images of the patterned wire. We then create STM-patterned Si:P wires with widths from 90nm to 8nm that show ohmic conduction and low resistivities of 1 to 20 micro Ohm-cm respectively ??? some of the highest conductivity wires reported in silicon. We study the dominant scattering mechanisms in the wires and find that temperature-dependent magnetoconductance can be described by a combination of both 1D weak localisation and 1D electron-electron interaction theories with a potential crossover to strong localisation at lower temperatures. We present results from STM-patterned tunnel junctions with gap sizes of 50nm and 17nm exhibiting clean, non-linear characteristics. We also present preliminary conductance results from a 70nm long and 90nm wide dot between source-drain leads which show evidence of Coulomb blockade behaviour. The thesis demonstrates the viability of using STM lithography to make devices in silicon down to atomic-scale dimensions. In particular, we show the enormous potential of this technology to directly correlate images of the doped regions with ex-situ electrical device characteristics.

Die enorme Steigerung der Leistungsfähigkeit integrierter Schaltkreise wird seit über 50 Jahren im Wesentlichen durch eine Verkleinerung der Bauelementdimensionen erzielt. Aufgrund des Erreichens physikalischer Grenzen kann dieser Trend, unabhängig von der Lösung technologischer Probleme, langfristig nicht fortgesetzt werden. Diese Arbeit beschäftigt sich mit der Entwicklung und Herstellung neuartiger Transistoren und Schaltungen, welche im Vergleich zu konventionellen Bauelementen funktionserweitert sind, wodurch ein zur Skalierung alternativer Ansatz vorgestellt wird. Ausgehend von gewachsenen und nominell undotierten Silizium-Nanodrähten wird die Herstellung von Schottky-Barrieren-Feldeffekttransistoren (SBFETs) mit Hilfe etablierter und selbst entwickelter Methoden beschrieben und die Ladungsträgerinjektion unter dem Einfluss elektrischer Felder an den dabei erzeugten abrupten Metall–Halbleiter-Grenzflächen analysiert. Zur Optimierung der Injektionsvorgänge dienen strukturelle Modifikationen, welche zu erhöhten ambipolaren Strömen und einer vernachlässigbaren Hysterese der SBFETs führen. Mit dem rekonfigurierbaren Feldeffekttransistor (RFET) konnte ein Bauelement erzeugt werden, bei dem sich Elektronen- und Löcherinjektion unabhängig und bis zu neun Größenordnungen modulieren lassen. Getrennte Topgate-Elektroden über den Schottkybarrieren ermöglichen dabei die reversible Konfiguration von unipolarer Elektronenleitung (n-Typ) zu Löcherleitung (p-Typ) durch eine Programmierspannung, wodurch die Funktionen konventioneller FETs in einem universellen Bauelement vereint werden. Messungen und 3D-FEM-Simulationen geben einen detaillierten Einblick in den elektrischen Transport und dienen der anschaulichen Beschreibung der Funktionsweise. Systematische Untersuchungen zu Änderungen im Transistoraufbau, den Abmessungen und der Materialzusammensetzung verdeutlichen, dass zusätzliche Strukturverkleinerungen sowie die Verwendung von Halbleitern mit niedrigem Bandabstand die elektrische Charakteristik dieser Transistoren weiter verbessern. Im Hinblick auf die Realisierung neuartiger Schaltungen wird ein Konzept beschrieben, die funktionserweiterten Transistoren in einer energieeffizienten Komplementärtechnologie (CMOS) nutzbar zu machen. Die dafür notwendigen gleichen Elektronen- und Löcherstromdichten konnten durch einen modifizierten Ladungsträgertunnelprozess infolge mechanischer Verspannungen an den Schottkyübergängen erzielt und weltweit erstmalig an einem Transistor gezeigt werden. Der aus einem <110>-Nanodraht mit 12 nm Si-Kerndurchmesser erzeugte elektrisch symmetrische RFET weist dabei eine bisher einzigartige Kennliniensymmetrie auf.Die technische Umsetzung des Schaltungskonzepts erfolgt durch die Integration zweier RFETs innerhalb eines Nanodrahts zum dotierstofffreien CMOS-Inverter, der flexibel programmiert werden kann. Die rekonfigurierbare NAND/NOR- Schaltung verdeutlicht, dass durch die RFET-Technologie die Bauelementanzahl reduziert und die Funktionalität des Systems im Vergleich zu herkömmlichen Schaltungen erhöht werden kann. Ferner werden weitere Schaltungsbeispiele sowie die technologischen Herausforderungen einer industriellen Umsetzung des Konzeptes diskutiert. Mit der funktionserweiterten, dotierstofffreien RFET-Technologie wird ein neuartiger Ansatz beschrieben, den technischen Fortschritt der Elektronik nach dem erwarteten Ende der klassischen Skalierung zu ermöglichen. / The enormous increase in performance of integrated circuits has been driven for more than 50 years, mainly by reducing the device dimensions. This trend cannot continue in the long term due to physical limits being reached. The scope of this thesis is the development and fabrication of novel kinds of transistors and circuits that provide higher functionality compared to the classical devices, thus introducing an alternative approach to scaling. The fabrication of Schottky barrier field effect transistors (SBFETs) based on nominally undoped grown silicon nanowires using established and developed techniques is described. Further the charge carrier injection in the fabricated metal to semiconductor interfaces is analyzed under the influence of electrical fields. Structural modifications are used to optimize the charge injection resulting in increased ambipolar currents and negligible hysteresis of the SBFETs. Moreover, a device has been developed called the reconfigurable field-effect transistor (RFET), in which the electron and hole injection can be independently controlled by up to nine orders of magnitude. This device can be reversibly configured from unipolar electron conducting (ntype) to hole conducting (p-type) by the application of a program voltage to the two individual top gate electrodes at the Schottky junctions. So the RFET merges the functionality of classical FETs into one universal device. Measurements and 3D finite element method simulations are used to analyze the electrical transport and to describe the operation principle. Systematic investigations of changes in the device structure, dimensions and material composition show enhanced characteristics in scaled and low bandgap semiconductor RFET devices. For the realization of novel circuits, a concept is described to use the enhanced functionality of the transistors in order to realize energy efficient complementary circuits (CMOS). The required equal electron and hole current densities are achieved by the modification of charge carrier tunneling due to mechanical stress and are shown for the first time ever on a transistor. An electrically symmetric RFET based on a compressive strained nanowire in <110> crystal direction and 12 nm silicon core diameter exhibits unique electrical symmetry. The circuit concept is demonstrated by the integration of two RFETs on a single nanowire, thus realizing a dopant free CMOS inverter which can be programmed flexibly. The reconfigurable NAND/NOR shows that the RFET technology can lead to a reduction of the transistor count and can increase the system functionality. Additionally, further circuit examples and the challenges of an industrial implementation of the concept are discussed.The enhanced functionality and dopant free RFET technology describes a novel approach to maintain the technological progress in electronics after the expected end of classical device scaling.

Die enorme Steigerung der Leistungsfähigkeit integrierter Schaltkreise wird seit über 50 Jahren im Wesentlichen durch eine Verkleinerung der Bauelementdimensionen erzielt. Aufgrund des Erreichens physikalischer Grenzen kann dieser Trend, unabhängig von der Lösung technologischer Probleme, langfristig nicht fortgesetzt werden. Diese Arbeit beschäftigt sich mit der Entwicklung und Herstellung neuartiger Transistoren und Schaltungen, welche im Vergleich zu konventionellen Bauelementen funktionserweitert sind, wodurch ein zur Skalierung alternativer Ansatz vorgestellt wird. Ausgehend von gewachsenen und nominell undotierten Silizium-Nanodrähten wird die Herstellung von Schottky-Barrieren-Feldeffekttransistoren (SBFETs) mit Hilfe etablierter und selbst entwickelter Methoden beschrieben und die Ladungsträgerinjektion unter dem Einfluss elektrischer Felder an den dabei erzeugten abrupten Metall–Halbleiter-Grenzflächen analysiert. Zur Optimierung der Injektionsvorgänge dienen strukturelle Modifikationen, welche zu erhöhten ambipolaren Strömen und einer vernachlässigbaren Hysterese der SBFETs führen. Mit dem rekonfigurierbaren Feldeffekttransistor (RFET) konnte ein Bauelement erzeugt werden, bei dem sich Elektronen- und Löcherinjektion unabhängig und bis zu neun Größenordnungen modulieren lassen. Getrennte Topgate-Elektroden über den Schottkybarrieren ermöglichen dabei die reversible Konfiguration von unipolarer Elektronenleitung (n-Typ) zu Löcherleitung (p-Typ) durch eine Programmierspannung, wodurch die Funktionen konventioneller FETs in einem universellen Bauelement vereint werden. Messungen und 3D-FEM-Simulationen geben einen detaillierten Einblick in den elektrischen Transport und dienen der anschaulichen Beschreibung der Funktionsweise. Systematische Untersuchungen zu Änderungen im Transistoraufbau, den Abmessungen und der Materialzusammensetzung verdeutlichen, dass zusätzliche Strukturverkleinerungen sowie die Verwendung von Halbleitern mit niedrigem Bandabstand die elektrische Charakteristik dieser Transistoren weiter verbessern. Im Hinblick auf die Realisierung neuartiger Schaltungen wird ein Konzept beschrieben, die funktionserweiterten Transistoren in einer energieeffizienten Komplementärtechnologie (CMOS) nutzbar zu machen. Die dafür notwendigen gleichen Elektronen- und Löcherstromdichten konnten durch einen modifizierten Ladungsträgertunnelprozess infolge mechanischer Verspannungen an den Schottkyübergängen erzielt und weltweit erstmalig an einem Transistor gezeigt werden. Der aus einem <110>-Nanodraht mit 12 nm Si-Kerndurchmesser erzeugte elektrisch symmetrische RFET weist dabei eine bisher einzigartige Kennliniensymmetrie auf.Die technische Umsetzung des Schaltungskonzepts erfolgt durch die Integration zweier RFETs innerhalb eines Nanodrahts zum dotierstofffreien CMOS-Inverter, der flexibel programmiert werden kann. Die rekonfigurierbare NAND/NOR- Schaltung verdeutlicht, dass durch die RFET-Technologie die Bauelementanzahl reduziert und die Funktionalität des Systems im Vergleich zu herkömmlichen Schaltungen erhöht werden kann. Ferner werden weitere Schaltungsbeispiele sowie die technologischen Herausforderungen einer industriellen Umsetzung des Konzeptes diskutiert. Mit der funktionserweiterten, dotierstofffreien RFET-Technologie wird ein neuartiger Ansatz beschrieben, den technischen Fortschritt der Elektronik nach dem erwarteten Ende der klassischen Skalierung zu ermöglichen.:Kurzzusammenfassung Abstract 1 Einleitung 2 Nanodrähte als aktivesGebiet fürFeldeffekttransistoren 2.1 Elektrisches Potential und Ladungsträgertransport in Transistoren 2.1.1 Potentialverlauf 2.1.2 Ladungsträgerfluss und Steuerung 2.2 Der Metall-Halbleiter-Kontakt 2.2.1 Ladungsträgertransport über den Schottky-Kontakt 2.2.2 Thermionische Emission 2.2.3 Ladungsträgertunneln 2.2.4 Methoden zur Beschreibung der Gesamtinjektion 2.3 Der Schottkybarrieren-Feldeffekttransistor 2.4 Stand der Technik 2.4.1 Elektronische Bauelemente auf Basis von Nanoröhren und Nanodrähten 2.4.2 Rekonfigurierbare Transistoren und Schaltungen 2.5 Zusammenfassung 3 TechnologienzurHerstellung vonNanodraht-Transistoren 3.1 Herstellung von SB-Nanodraht-Transistoren mit Rückseitengatelektrode 3.1.1 Nanodraht-Strukturbildung durch VLS-Wachstum 3.1.2 Drahttransfer 3.1.3 Herstellung von Kontaktelektroden 3.1.4 Herstellung von Schottky-Kontakten innerhalb eines Nanodrahtes 3.2 Strukturerzeugung mittels Elektronenstrahllithographie 3.2.1 Schichtstrukturierung mittels Elektronenstrahllithographie 3.2.2 Strukturierung mittels ungerichteter Elektronenstrahllithographie 3.2.3 Justierte Strukturierung mittels Elektronenstrahllithographie 3.2.4 Justierte Strukturierung mittels feinangepasster Elektronenstrahllithographie 3.2.5 Justierte Strukturierung mittels kombinierter optischer und Elektronenstrahllithographie 3.3 Zusammenfassung 4 Realisierung und Optimierung siliziumbasierter Schottkybarrieren- Nanodraht-Transistoren 4.1 Nanodraht-Transistor mit einlegierten Silizidkontakten 4.1.1 Transistoren auf Basis von Nanodrähten in <112>-Richtung 4.1.2 Transistoren mit veränderten Abmessungen 4.2 Analyse und Optimierung der Gatepotentialverteilung im Drahtquerschnitt in Kontaktnähe 4.3 Si/SiO2 - Core/Shell Nanodrähte als Basis für elektrisch optimierte Transistoren 4.3.1 Si-Oxidation im Volumenmaterial 4.3.2 Si-Oxidation am Draht 4.3.3 Silizidierung innerhalb der Oxidhülle 4.3.4 Core/Shell-Nanodraht-Transistoren mit Rückseitengate 4.4 Analyse der Gatepotentialwirkung in Abhängigkeit des Abstands zur Barriere 4.5 Zusammenfassung 5 RFET - Der Rekonfigurierbare Feldeffekttransistor 5.1 Realisierung des RFET 5.2 Elektrische Charakteristik 5.2.1 Elektrische Beschaltung und Funktionsprinzip 5.2.2 Elektrische Messungen 5.2.3 Auswertung 5.3 Transporteigenschaften des rekonfigurierbaren Transistors 5.3.1 Tunnel- und thermionische Ströme im RFET 5.3.2 Analyse der Transportvorgänge mit Hilfe der numerischen Simulation 5.3.3 Schaltzustände des RFET 5.3.4 On-zu-Off Verhältnisse des RFET 5.3.5 Einfluss der Bandlücke auf das On- zu Off-Verhältnis 5.3.6 Abhängigkeiten von geometrischen, materialspezifischen und physikalischen Parametern 5.3.7 Skalierung des RFET 5.3.8 Längenskalierung des aktiven Gebietes 5.4 Vergleich verschiedener Konzepte zur Rekonfigurierbarkeit 5.5 Zusammenfassung 6 Schaltungen aus rekonfigurierbaren Bauelementen 6.1 Komplementäre Schaltkreise 6.1.1 Inverter 6.1.2 Universelle Gatter 6.1.3 Anforderungen an komplementäre Bauelemente 6.1.4 Individuelle Symmetrieanpassung statischer Transistoren 6.2 Rekonfigurierbare Transistoren als Bauelemente für komplementäre Elektronik 6.2.1 Analyse des RFET als komplementäres Bauelement 6.2.2 Bauelementbedingungen für eine rekonfigurierbare komplementäre Elektronik 6.3 Erzeugung eines RFETs für rekonfigurierbare komplementäre Schaltkreise 6.3.1 Möglichkeiten der Symmetrieanpassung 6.3.2 Erzeugung eines RFET mit elektrischer Symmetrie 6.3.3 Erzeugung und Aufbau des symmetrischen RFET 6.3.4 Elektrische Eigenschaften des symmetrischen RFET 6.4 Realisierung von komplementären rekonfigurierbaren Schaltungen 6.4.1 Integration identischer RFETs 6.4.2 RFET-basierter komplementärer Inverter 6.4.3 Rekonfigurierbarer CMOS-Inverter 6.4.4 PMOS/NMOS-Inverter 6.4.5 Zusammenfassung zur RFET-Inverterschaltung 6.4.6 Rekonfigurierbarer NAND/NOR-Schaltkreis 6.5 Zusammenfassung und Diskussion 7 Zusammenfassung und Ausblick 7.1 Zusammenfassung 7.2 Ausblick Anhang Symbol- und Abkürzungsverzeichnis Literaturverzeichnis Publikations- und Vortragsliste Danksagung Eidesstattliche Erklärung / The enormous increase in performance of integrated circuits has been driven for more than 50 years, mainly by reducing the device dimensions. This trend cannot continue in the long term due to physical limits being reached. The scope of this thesis is the development and fabrication of novel kinds of transistors and circuits that provide higher functionality compared to the classical devices, thus introducing an alternative approach to scaling. The fabrication of Schottky barrier field effect transistors (SBFETs) based on nominally undoped grown silicon nanowires using established and developed techniques is described. Further the charge carrier injection in the fabricated metal to semiconductor interfaces is analyzed under the influence of electrical fields. Structural modifications are used to optimize the charge injection resulting in increased ambipolar currents and negligible hysteresis of the SBFETs. Moreover, a device has been developed called the reconfigurable field-effect transistor (RFET), in which the electron and hole injection can be independently controlled by up to nine orders of magnitude. This device can be reversibly configured from unipolar electron conducting (ntype) to hole conducting (p-type) by the application of a program voltage to the two individual top gate electrodes at the Schottky junctions. So the RFET merges the functionality of classical FETs into one universal device. Measurements and 3D finite element method simulations are used to analyze the electrical transport and to describe the operation principle. Systematic investigations of changes in the device structure, dimensions and material composition show enhanced characteristics in scaled and low bandgap semiconductor RFET devices. For the realization of novel circuits, a concept is described to use the enhanced functionality of the transistors in order to realize energy efficient complementary circuits (CMOS). The required equal electron and hole current densities are achieved by the modification of charge carrier tunneling due to mechanical stress and are shown for the first time ever on a transistor. An electrically symmetric RFET based on a compressive strained nanowire in <110> crystal direction and 12 nm silicon core diameter exhibits unique electrical symmetry. The circuit concept is demonstrated by the integration of two RFETs on a single nanowire, thus realizing a dopant free CMOS inverter which can be programmed flexibly. The reconfigurable NAND/NOR shows that the RFET technology can lead to a reduction of the transistor count and can increase the system functionality. Additionally, further circuit examples and the challenges of an industrial implementation of the concept are discussed.The enhanced functionality and dopant free RFET technology describes a novel approach to maintain the technological progress in electronics after the expected end of classical device scaling.:Kurzzusammenfassung Abstract 1 Einleitung 2 Nanodrähte als aktivesGebiet fürFeldeffekttransistoren 2.1 Elektrisches Potential und Ladungsträgertransport in Transistoren 2.1.1 Potentialverlauf 2.1.2 Ladungsträgerfluss und Steuerung 2.2 Der Metall-Halbleiter-Kontakt 2.2.1 Ladungsträgertransport über den Schottky-Kontakt 2.2.2 Thermionische Emission 2.2.3 Ladungsträgertunneln 2.2.4 Methoden zur Beschreibung der Gesamtinjektion 2.3 Der Schottkybarrieren-Feldeffekttransistor 2.4 Stand der Technik 2.4.1 Elektronische Bauelemente auf Basis von Nanoröhren und Nanodrähten 2.4.2 Rekonfigurierbare Transistoren und Schaltungen 2.5 Zusammenfassung 3 TechnologienzurHerstellung vonNanodraht-Transistoren 3.1 Herstellung von SB-Nanodraht-Transistoren mit Rückseitengatelektrode 3.1.1 Nanodraht-Strukturbildung durch VLS-Wachstum 3.1.2 Drahttransfer 3.1.3 Herstellung von Kontaktelektroden 3.1.4 Herstellung von Schottky-Kontakten innerhalb eines Nanodrahtes 3.2 Strukturerzeugung mittels Elektronenstrahllithographie 3.2.1 Schichtstrukturierung mittels Elektronenstrahllithographie 3.2.2 Strukturierung mittels ungerichteter Elektronenstrahllithographie 3.2.3 Justierte Strukturierung mittels Elektronenstrahllithographie 3.2.4 Justierte Strukturierung mittels feinangepasster Elektronenstrahllithographie 3.2.5 Justierte Strukturierung mittels kombinierter optischer und Elektronenstrahllithographie 3.3 Zusammenfassung 4 Realisierung und Optimierung siliziumbasierter Schottkybarrieren- Nanodraht-Transistoren 4.1 Nanodraht-Transistor mit einlegierten Silizidkontakten 4.1.1 Transistoren auf Basis von Nanodrähten in <112>-Richtung 4.1.2 Transistoren mit veränderten Abmessungen 4.2 Analyse und Optimierung der Gatepotentialverteilung im Drahtquerschnitt in Kontaktnähe 4.3 Si/SiO2 - Core/Shell Nanodrähte als Basis für elektrisch optimierte Transistoren 4.3.1 Si-Oxidation im Volumenmaterial 4.3.2 Si-Oxidation am Draht 4.3.3 Silizidierung innerhalb der Oxidhülle 4.3.4 Core/Shell-Nanodraht-Transistoren mit Rückseitengate 4.4 Analyse der Gatepotentialwirkung in Abhängigkeit des Abstands zur Barriere 4.5 Zusammenfassung 5 RFET - Der Rekonfigurierbare Feldeffekttransistor 5.1 Realisierung des RFET 5.2 Elektrische Charakteristik 5.2.1 Elektrische Beschaltung und Funktionsprinzip 5.2.2 Elektrische Messungen 5.2.3 Auswertung 5.3 Transporteigenschaften des rekonfigurierbaren Transistors 5.3.1 Tunnel- und thermionische Ströme im RFET 5.3.2 Analyse der Transportvorgänge mit Hilfe der numerischen Simulation 5.3.3 Schaltzustände des RFET 5.3.4 On-zu-Off Verhältnisse des RFET 5.3.5 Einfluss der Bandlücke auf das On- zu Off-Verhältnis 5.3.6 Abhängigkeiten von geometrischen, materialspezifischen und physikalischen Parametern 5.3.7 Skalierung des RFET 5.3.8 Längenskalierung des aktiven Gebietes 5.4 Vergleich verschiedener Konzepte zur Rekonfigurierbarkeit 5.5 Zusammenfassung 6 Schaltungen aus rekonfigurierbaren Bauelementen 6.1 Komplementäre Schaltkreise 6.1.1 Inverter 6.1.2 Universelle Gatter 6.1.3 Anforderungen an komplementäre Bauelemente 6.1.4 Individuelle Symmetrieanpassung statischer Transistoren 6.2 Rekonfigurierbare Transistoren als Bauelemente für komplementäre Elektronik 6.2.1 Analyse des RFET als komplementäres Bauelement 6.2.2 Bauelementbedingungen für eine rekonfigurierbare komplementäre Elektronik 6.3 Erzeugung eines RFETs für rekonfigurierbare komplementäre Schaltkreise 6.3.1 Möglichkeiten der Symmetrieanpassung 6.3.2 Erzeugung eines RFET mit elektrischer Symmetrie 6.3.3 Erzeugung und Aufbau des symmetrischen RFET 6.3.4 Elektrische Eigenschaften des symmetrischen RFET 6.4 Realisierung von komplementären rekonfigurierbaren Schaltungen 6.4.1 Integration identischer RFETs 6.4.2 RFET-basierter komplementärer Inverter 6.4.3 Rekonfigurierbarer CMOS-Inverter 6.4.4 PMOS/NMOS-Inverter 6.4.5 Zusammenfassung zur RFET-Inverterschaltung 6.4.6 Rekonfigurierbarer NAND/NOR-Schaltkreis 6.5 Zusammenfassung und Diskussion 7 Zusammenfassung und Ausblick 7.1 Zusammenfassung 7.2 Ausblick Anhang Symbol- und Abkürzungsverzeichnis Literaturverzeichnis Publikations- und Vortragsliste Danksagung Eidesstattliche Erklärung