Neste trabalho é apresentado um estudo do ponto ZTC (Zero Temperature Coefficient) em dispositivos SOI MOSFETs, funcionando em modo parcialmente (PD-SOI) e totalmente (FD-SOI) depletados. O estudo é realizado a partir de um modelo analítico simples, proposto para determinação da tensão de polarização da porta do transistor no ponto ZTC (VZTC), através dos modelos de primeira ordem das características da corrente de dreno (IDS) em função da tensão aplicada a porta (VGF) do transistor, considerando as regiões de operação linear e de saturação. Para a validação do modelo, os resultados obtidos são confrontados com dados experimentais, e foi obtido um bom ajuste dos valores, apesar das simplificações adotadas para o modelo proposto. Foi realizada uma análise para estudar o impacto no valor de VZTC com a variação no valor de parâmetros de referência, como a concentração de portadores (Naf) e a espessura do óxido de porta (toxf). O erro máximo observado em VZTC, impondo a variação nos parâmetros Naf e toxf, para os dispositivos PD é de 3,1% e 4,6% na região linear, respectivamente; e 3,5% e 7,2% na região de saturação, respectivamente. Para os dispositivos FD o erro máximo observado, devido a variação nos parâmetros Naf e toxf, foi de 11% e 10% operando no regime linear, respectivamente e 5,3% e 8,4% no regime de saturação, respectivamente. Através do modelo proposto foi realizado o estudo da estabilidade do ponto ZTC em função da variação da degradação da mobilidade com a temperatura (fator c), comprimento de canal (L) e a tensão de dreno (VDS) para os dispositivos supracitados. A analise da influência do fator c em VZTC mostrou-se mais importante nos dispositivos parcialmente depletados (PD). A tensão VZTC, para os dispositivos nMOS, apresentou um menor valor operando na região de saturação, e torna-se mais pronunciada essa diferença para dispositivos com menor comprimento de canal, para ambos os tipos de dispositivos. Observando a variação de VZTC com VDS, nota-se uma diminuição no valor de VZTC para altos valores de VDS, para os dois tipos de dispositivos estudados, n e pMOS. Os resultados do modelo proposto foram avaliados com dados experimentais de outras tecnologias SOI MOSFET. Também foi obtido um bom ajuste com os valores para as tecnologias GC-SOI e GC-GAA SOI, operando em regime linear e saturação. / This paper presents a study of ZTC point (\"Zero Temperature Coefficient) in SOI MOSFETs devices, partially (PD-SOI) and fully (FD-SOI) depleted mode. The study is performed from a simple analytical model proposed for the determination of the gate bias voltage at ZTC point (VZTC) using the first-order models of the drain current (IDS) characteristics as a function of the gate voltage (VGF), operating in the linear and saturation regimes. To validate the model proposed results were compared with experimental data, and the analytical predictions are in very close agreement with experimental results in spite of the simplification used for the VZTC model proposed. Analysis was performed to study the impact on the VZTC value with the change in the parameters used as reference, such as Naf and toxf. The maximum error observed for the PD devices is 3.1% and 4.6% in the linear region and 3.5% and 7.2% in the saturation region, respectively. For FD devices the maximum error observed was 11% and 10% operating in the linear and 5.3% and 8.4% in the saturation regime. In order to verify the stability of the ZTC point as a function of the mobility degradation (c), channel length (L) and drain voltage (VDS), the proposed model was applied to the devices mentioned above. The VZTC changes in the temperature range investigated showed a temperature mobility degradation dependence and are more pronounced in PD devices. The VZTC voltage for nMOS devices presented a lower value operating in the saturation region than in the linear region, and this difference becomes more pronounced to devices with smaller channel length for both devices, n and pMOS. Analyzing the VZTC variation with drain voltage (VDS), showed a decrease in VZTC value for higher VDS, for both studied devices. The model proposed results were evaluated using experimental data from other SOI MOSFET technologies. And also we have obtained for the GC SOI and GC-GAA-SOI technologies a very close agreement, operating in both regions, linear and saturation.

Esta dissertação apresenta os resultados obtidos no estudo do funcionamento dinâmico de uma célula de memória composta por um único transistor SOI MOSFET. Este estudo é baseado nos resultados experimentais observados em dispositivos nMOSFET em tecnologia SOI desenvolvidos no imec, Leuven, Bélgica. Os dados experimentais apresentados foram obtidos no Laboratório de Sistemas Integráveis (LSI) da Escola Politécnica da Universidade de São Paulo (EPUSP) e nos laboratórios AMSIMEC do centro de pesquisa imec, Bélgica. No presente trabalho foi levantado o histórico das memórias dinâmicas, assim como as características fundamentais de uma célula de memória dinâmica de um único transistor, tais como tempo de retenção e margem de sensibilidade, que são definidas e posteriormente verificadas para diferentes tipos de transistores. Inicialmente, foram estudados os mecanismos capazes de promover algum tipo de histerese na curva de corrente de fonte-dreno em função da tensão de porta de um transistor SOI em DC. Por meio destas propriedades, muitas vezes vistas como parasitárias, foi possível explorar o comportamento de um único transistor como célula de memória. Em seguida, passou-se às medidas dinâmicas, momento no qual foi necessário desenvolver um arranjo experimental conveniente de forma que fosse possível medir pulsos da ordem de µA com duração da ordem de 10ns. Assim, uma parte desta dissertação é dedicada à descrição dos problemas e soluções encontrados para viabilizar a medida destes rápidos e pequenos sinais. Foram observados dispositivos com tempos de retenção superiores a 100ms e margens de sensibilidades que ultrapassam 100µA. Finalmente, são apresentadas as conclusões encontradas e as possibilidades para estudos futuros. / This masters thesis presents the results obtained throughout the study of a memory cell composed of a single SOI MOSFET transistor. This study is based on the experimental results observed on SOI nMOSFET devices developed at imec, Leuven, Belgium. The experimental data presented was obtained both at the Laboratório de Sistemas Integráveis (LSI) from the Escola Politécnica da USP (EPUSP) and the AMSIMEC laboratories in the imec research center, Belgium. In this work, the history of dynamic memories as well as the fundamental characteristics of a single transistor dynamic memory cell, such as retention time and sense margin, which are defined and later verified for different transistors, have been analysed. Initially, the mechanisms capable of leading to some sort of hysteresis on the drain-source current as a function of the gate voltage on a SOI transistor operating in DC were studied. Through these properties many times regarded as parasitic it was possible to explore the behavior of a single SOI transistor operating as a memory cell. Afterwards, this work analyzes dynamic measurements, for which it has been necessary to develop an appropriate experimental setup capable of measuring pulses of some µA and lasting approximately 10ns. Therefore, part of this thesis is reserved for the description of the problems and solutions found in order to enable the measurement of these fast and small signals. Devices with retention times larger than 100ms and sense margins surpassing 100µA were measured. Finally, conclusions and possible future studies are presented.

Neste trabalho foi analisado o comportamento de um transistor UTBB FD SOI MOSFET (Ultra-Thin-Bodyand-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect-Transistor) planar, operando em modo convencional, de tensão de limiar dinâmica (DT2-UTBB, onde a tensão de substrato é igual à de porta, VB=VG) e modo DT2 melhorado (kDT, onde a tensão de substrato é um múltiplo da tensão de porta, VB=kVG). O princípio de funcionamento desses modos foi estudado e a influência de diferentes tendências e tecnologias atuais foram analisadas nessas condições de polarização como a presença do plano de terra (Ground Plane - GP), o escalamento da camada de silício e a ausência de uma região de extensão de fonte e dreno. Também foi proposto neste trabalho o modo kDT inverso, onde a tensão de porta é um múltiplo da tensão de substrato (VG=kVB). O efeito do superacoplamento foi identificado e analisado a partir de diferentes técnicas, como nas curvas de capacitância, sua influência no efeito de corpo e no transistor UTBB operando em modo DT2 e DT2 melhorado. Finalmente o efeito da alta temperatura também foi estudado em transistores UTBB nos modos DT2 e DT2 melhorado, bem como nas curvas de capacitâncias. A operação em DT2 apresentou melhores resultados que o método convencional, principalmente para canais mais curtos (redução da inclinação de sublimiar em 36%, elevação da transcondutância máxima em 23% e diminuição do DIBL, Drain Induced Barrier Lowering, em 57%). A presença do GP acentuou esta melhora (redução da inclinação de sublimiar em 51%, elevação da transcondutância máxima em 32% e diminuição do DIBL em 100%), uma vez que há um maior acoplamento entre o substrato e o canal, fortalecendo sua atuação na redução da tensão de limiar. O modo melhorado da tensão de limiar dinâmica apresentou melhores parâmetros elétricos que no modo DT2, devido à redução mais expressiva da tensão de limiar para uma mesma varredura da tensão de porta. No modo kDT inverso, os parâmetros também foram ainda melhores (60% menor SS e 147% maior gm,max para os dispositivos sem GP e 68% menor SS e 189% maior gm,max nos dispositivos com GP) devido ao óxido de porta ser mais fino que o óxido enterrado. Com relação ao escalamento do filme de silício, para maiores valores de sobretensão de porta, a redução da camada de silício apresenta uma maior resistência série e uma maior degradação da mobilidade, reduzindo a corrente de dreno. Já para tensões de porta negativas, o GIDL (Gate Induced Drain Leakage) é mais elevado para menores espessuras do filme de silício. Entretanto, a menor espessura da camada de silício (tSi) mostrou ser vantajoso no modo kDT, devido ao acoplamento mais forte. O filme de silício mais fino melhorou principalmente o DIBL (a espessura de 6nm apresentou um DIBL 3 vezes menor que o dispositivo de 14nm para k=5), diminuindo o campo elétrico do dreno, e o SS (a espessura de 6nm apresentou um SS 7% menor que o dispositivo de 14nm para k=5), onde o campo elétrico vertical não é suficiente para degradar o parâmetro do dispositivo. O superacoplamento mostrou-se benéfico em transistores UTBB operando em modo DT2 e kDT, amplificando o efeito da inversão de volume e elevando consideravelmente a transcondutância e a mobilidade (melhora de até 131% para k=5, NMOS e tSi=7nm, tomando o caso VB=0V como referência). O superacoplamento também apresentou resultados positivos no estudo do escalamento dos dispositivos, apresentando um excelente acoplamento ainda para o menor comprimento de canal medido (0,076 para comprimento de 20nm contra 0,09 para L=1µm). Com relação à engenharia de fonte e dreno, os melhores resultados foram obtidos para os dispositivos sem a implantação da região de extensão (extensionless) e com comprimento dos espaçadores de 20nm. Os mesmos transistores extensionless também demonstraram serem mais suscetíveis com o aumento do fator k, apresentando o melhor comportamento na região de sublimiar (inclinação de sublimiar, SS, até 59% menor), desempenho analógico (elevação de mais de 300% no ganho intrínseco de tensão, AV, e de mais de 600% na tensão Early, VEA) e aplicação em baixas tensões (menor inclinação de sublimiar e tensão de limiar). A única desvantagem observada para a operação em DT2 e kDT foi a elevada corrente de GIDL (elevação de uma ordem de grandeza entre os transistores auto-alinhados com k=5 em relação ao auto-alinhado com k=0), entretanto, os dispositivos sem a implantação da região de extensão de fonte e dreno apresentaram um menor GIDL (redução de 1 ordem de grandeza para os dispositivos sem a implantação de 20nm com k=5 em relação ao dispositivo auto-alinhado com k=5) devido ao menor campo elétrico da porta para o dreno, o que pode ser uma solução para essa desvantagem. A região de extensão mais longa (sem a implantação) e, principalmente a operação em modo kDT, melhoram os parâmetros (elevação de 82% na transcondutância máxima, gm,max, redução de 45% no SS, de 41% no DIBL, elevação de 303% no AV e de 97% no VEA), superando a degradação observada pelo aumento da temperatura (porcentagens apresentadas já estão considerando a degradação da temperatura). Além disso, os modos kDT reduziram a tensão de porta do ponto ZTC (Zero-Temperature-Coefficient) em até 57%, sendo interessante em aplicações de baixa tensão. O modo kDT também permitiu o ajuste da tensão de limiar e da tensão de polarização, ainda com o nível de corrente independente com a temperatura e com o fator k. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide- Semiconductor Field-Effect-Transistor), operating in conventional (VB=0V), dynamic threshold (DT2-UTBB, where the back-gate bias is equal to the front-gate one, VB=VG) and enhanced DT (kDT-UTBB, where the back-gate bias is a multiple value of the front-gate one, VB=kVG) modes. The working principle of these modes has been studied and the effect of different technologies and current trends were analyzed under such biasing conditions as the presence of the ground plane (ground plane - GP), the scaling of the silicon layer and the absence of a doped extended source and drain region. It was also proposed in this paper the inverse kDT-UTBB mode, where the gate voltage is a multiple of the back-gate one (VB=kVG). The supercoupling effect was identified and analyzed through different techniques, such as the capacitance curves, its influence on the body effect and in UTBB SOI transistors operating in DT2 and kDT modes. Finally, the high temperature influence was also studied in UTBB SOI transistors operating in DT2 and kDT modes, as well as on capacitance characteristics. The operation DT2 showed better results than the conventional method, mainly for shorter channels (reduced subthreshold slope, SS, in 36%, increased maximum transconductance, gm,max, in 23% and reduced Drain Induced Barrier Lowering, DIBL, 57%). The presence of GP intensified this improvement (reducing SS by 51%, raising gm,max by 32% and reduced DIBL by 100%), due to the greater coupling of the substrate on the channel, strengthening its influence on reducing the threshold voltage. The kDT mode showed better electrical parameters than the DT2 due to a remarkable reduction of the threshold voltage for the same VG sweep. In the inverse kDT mode, the parameters were also better (60% lower SS and 147% higher gm,max for devices without GP and 68% lower SS and 189% higher gm,max on devices with GP) due to the thinner gate oxide than the buried oxide. With regard to the silicon film scaling, for higher values of gate voltage, the thinner silicon layer presented a larger series resistance and a greater mobility degradation, reducing the drain current. For negative gate biases, the GIDL (Gate Induced Drain Leakage) is higher for smaller thicknesses of the silicon film. However, the lower silicon film thickness showed to be advantageous in kDT due to the stronger coupling. The thinner silicon thickness has improved the DIBL (thickness of 6nm presented a DIBL 3 times smaller than the device of 14nm for k = 5), reducing the drain electric field, and the SS (thickness of 6nm presented an SS 7% smaller than 14nm device for k = 5), where the vertical electric field is not enough to degrade the device parameter. The supercoupling demonstrated beneficial results in UTBB transistors in DT2 and kDT operations, amplifying the volume inversion effect and rising significantly the transconductance and the mobility (improvement of up to 131% for k=5, 7nm-NMOS, taking VB=0V as the reference). Measurements and simulations have also shown positive results in the scalability study, presenting an excellent coupling for the shortest channel considered (0.076 for L=20nm against 0.09 for L=1µm). With respect to source and drain engineering, the best results were obtained for devices without the extension implantation and spacer length of 20nm. They also demonstrated to be more susceptible to the increase of k factor, showing the best behavior in the subthreshold region (59% lower), analog performance (300% higher intrinsic voltage gain, AV and 600% higher Early voltage, VEA) and for low voltages applications (reduced SS and VT). The only drawback observed for operation in kDT was the higher GIDL current (increase of 1 order of magnitude between self-aligned transistors with k=5 and self-aligned ones with k=0). However, the devices without the extension region implantation had a lower GIDL (1 order of magnitude lower for 20nm-extensionless devices with k=5, taking the self-aligned ones with k=5 as the reference) due to the lower gate-to-drain electric field, which can be a solution to this disadvantage. The longer extension region (without implantation) and, mainly, the kDT operation improved the parameters (increase of 82% in gm,max, reduction of 45% in SS, 41% reduced DIBL, rising of 303% in AV and 97% increased VEA), surpassing the degradation caused by rising the temperature (the last percentages is already considering the temperature degradation). Moreover, the DT2 and kDT operations reduced the gate bias of the ZTC point (Zero-Temperature-Coefficient) in 57%, being interesting for low voltage applications. The kDT mode also allowed the threshold voltage and the biases tunning, still with the current level independent of the temperature and the k-factor.

Esta dissertação apresenta os resultados obtidos no estudo do funcionamento dinâmico de uma célula de memória composta por um único transistor SOI MOSFET. Este estudo é baseado nos resultados experimentais observados em dispositivos nMOSFET em tecnologia SOI desenvolvidos no imec, Leuven, Bélgica. Os dados experimentais apresentados foram obtidos no Laboratório de Sistemas Integráveis (LSI) da Escola Politécnica da Universidade de São Paulo (EPUSP) e nos laboratórios AMSIMEC do centro de pesquisa imec, Bélgica. No presente trabalho foi levantado o histórico das memórias dinâmicas, assim como as características fundamentais de uma célula de memória dinâmica de um único transistor, tais como tempo de retenção e margem de sensibilidade, que são definidas e posteriormente verificadas para diferentes tipos de transistores. Inicialmente, foram estudados os mecanismos capazes de promover algum tipo de histerese na curva de corrente de fonte-dreno em função da tensão de porta de um transistor SOI em DC. Por meio destas propriedades, muitas vezes vistas como parasitárias, foi possível explorar o comportamento de um único transistor como célula de memória. Em seguida, passou-se às medidas dinâmicas, momento no qual foi necessário desenvolver um arranjo experimental conveniente de forma que fosse possível medir pulsos da ordem de µA com duração da ordem de 10ns. Assim, uma parte desta dissertação é dedicada à descrição dos problemas e soluções encontrados para viabilizar a medida destes rápidos e pequenos sinais. Foram observados dispositivos com tempos de retenção superiores a 100ms e margens de sensibilidades que ultrapassam 100µA. Finalmente, são apresentadas as conclusões encontradas e as possibilidades para estudos futuros. / This masters thesis presents the results obtained throughout the study of a memory cell composed of a single SOI MOSFET transistor. This study is based on the experimental results observed on SOI nMOSFET devices developed at imec, Leuven, Belgium. The experimental data presented was obtained both at the Laboratório de Sistemas Integráveis (LSI) from the Escola Politécnica da USP (EPUSP) and the AMSIMEC laboratories in the imec research center, Belgium. In this work, the history of dynamic memories as well as the fundamental characteristics of a single transistor dynamic memory cell, such as retention time and sense margin, which are defined and later verified for different transistors, have been analysed. Initially, the mechanisms capable of leading to some sort of hysteresis on the drain-source current as a function of the gate voltage on a SOI transistor operating in DC were studied. Through these properties many times regarded as parasitic it was possible to explore the behavior of a single SOI transistor operating as a memory cell. Afterwards, this work analyzes dynamic measurements, for which it has been necessary to develop an appropriate experimental setup capable of measuring pulses of some µA and lasting approximately 10ns. Therefore, part of this thesis is reserved for the description of the problems and solutions found in order to enable the measurement of these fast and small signals. Devices with retention times larger than 100ms and sense margins surpassing 100µA were measured. Finally, conclusions and possible future studies are presented.

Neste trabalho foi analisado o comportamento de um transistor UTBB FD SOI MOSFET (Ultra-Thin-Bodyand-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide-Semiconductor Field-Effect-Transistor) planar, operando em modo convencional, de tensão de limiar dinâmica (DT2-UTBB, onde a tensão de substrato é igual à de porta, VB=VG) e modo DT2 melhorado (kDT, onde a tensão de substrato é um múltiplo da tensão de porta, VB=kVG). O princípio de funcionamento desses modos foi estudado e a influência de diferentes tendências e tecnologias atuais foram analisadas nessas condições de polarização como a presença do plano de terra (Ground Plane - GP), o escalamento da camada de silício e a ausência de uma região de extensão de fonte e dreno. Também foi proposto neste trabalho o modo kDT inverso, onde a tensão de porta é um múltiplo da tensão de substrato (VG=kVB). O efeito do superacoplamento foi identificado e analisado a partir de diferentes técnicas, como nas curvas de capacitância, sua influência no efeito de corpo e no transistor UTBB operando em modo DT2 e DT2 melhorado. Finalmente o efeito da alta temperatura também foi estudado em transistores UTBB nos modos DT2 e DT2 melhorado, bem como nas curvas de capacitâncias. A operação em DT2 apresentou melhores resultados que o método convencional, principalmente para canais mais curtos (redução da inclinação de sublimiar em 36%, elevação da transcondutância máxima em 23% e diminuição do DIBL, Drain Induced Barrier Lowering, em 57%). A presença do GP acentuou esta melhora (redução da inclinação de sublimiar em 51%, elevação da transcondutância máxima em 32% e diminuição do DIBL em 100%), uma vez que há um maior acoplamento entre o substrato e o canal, fortalecendo sua atuação na redução da tensão de limiar. O modo melhorado da tensão de limiar dinâmica apresentou melhores parâmetros elétricos que no modo DT2, devido à redução mais expressiva da tensão de limiar para uma mesma varredura da tensão de porta. No modo kDT inverso, os parâmetros também foram ainda melhores (60% menor SS e 147% maior gm,max para os dispositivos sem GP e 68% menor SS e 189% maior gm,max nos dispositivos com GP) devido ao óxido de porta ser mais fino que o óxido enterrado. Com relação ao escalamento do filme de silício, para maiores valores de sobretensão de porta, a redução da camada de silício apresenta uma maior resistência série e uma maior degradação da mobilidade, reduzindo a corrente de dreno. Já para tensões de porta negativas, o GIDL (Gate Induced Drain Leakage) é mais elevado para menores espessuras do filme de silício. Entretanto, a menor espessura da camada de silício (tSi) mostrou ser vantajoso no modo kDT, devido ao acoplamento mais forte. O filme de silício mais fino melhorou principalmente o DIBL (a espessura de 6nm apresentou um DIBL 3 vezes menor que o dispositivo de 14nm para k=5), diminuindo o campo elétrico do dreno, e o SS (a espessura de 6nm apresentou um SS 7% menor que o dispositivo de 14nm para k=5), onde o campo elétrico vertical não é suficiente para degradar o parâmetro do dispositivo. O superacoplamento mostrou-se benéfico em transistores UTBB operando em modo DT2 e kDT, amplificando o efeito da inversão de volume e elevando consideravelmente a transcondutância e a mobilidade (melhora de até 131% para k=5, NMOS e tSi=7nm, tomando o caso VB=0V como referência). O superacoplamento também apresentou resultados positivos no estudo do escalamento dos dispositivos, apresentando um excelente acoplamento ainda para o menor comprimento de canal medido (0,076 para comprimento de 20nm contra 0,09 para L=1µm). Com relação à engenharia de fonte e dreno, os melhores resultados foram obtidos para os dispositivos sem a implantação da região de extensão (extensionless) e com comprimento dos espaçadores de 20nm. Os mesmos transistores extensionless também demonstraram serem mais suscetíveis com o aumento do fator k, apresentando o melhor comportamento na região de sublimiar (inclinação de sublimiar, SS, até 59% menor), desempenho analógico (elevação de mais de 300% no ganho intrínseco de tensão, AV, e de mais de 600% na tensão Early, VEA) e aplicação em baixas tensões (menor inclinação de sublimiar e tensão de limiar). A única desvantagem observada para a operação em DT2 e kDT foi a elevada corrente de GIDL (elevação de uma ordem de grandeza entre os transistores auto-alinhados com k=5 em relação ao auto-alinhado com k=0), entretanto, os dispositivos sem a implantação da região de extensão de fonte e dreno apresentaram um menor GIDL (redução de 1 ordem de grandeza para os dispositivos sem a implantação de 20nm com k=5 em relação ao dispositivo auto-alinhado com k=5) devido ao menor campo elétrico da porta para o dreno, o que pode ser uma solução para essa desvantagem. A região de extensão mais longa (sem a implantação) e, principalmente a operação em modo kDT, melhoram os parâmetros (elevação de 82% na transcondutância máxima, gm,max, redução de 45% no SS, de 41% no DIBL, elevação de 303% no AV e de 97% no VEA), superando a degradação observada pelo aumento da temperatura (porcentagens apresentadas já estão considerando a degradação da temperatura). Além disso, os modos kDT reduziram a tensão de porta do ponto ZTC (Zero-Temperature-Coefficient) em até 57%, sendo interessante em aplicações de baixa tensão. O modo kDT também permitiu o ajuste da tensão de limiar e da tensão de polarização, ainda com o nível de corrente independente com a temperatura e com o fator k. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal-Oxide- Semiconductor Field-Effect-Transistor), operating in conventional (VB=0V), dynamic threshold (DT2-UTBB, where the back-gate bias is equal to the front-gate one, VB=VG) and enhanced DT (kDT-UTBB, where the back-gate bias is a multiple value of the front-gate one, VB=kVG) modes. The working principle of these modes has been studied and the effect of different technologies and current trends were analyzed under such biasing conditions as the presence of the ground plane (ground plane - GP), the scaling of the silicon layer and the absence of a doped extended source and drain region. It was also proposed in this paper the inverse kDT-UTBB mode, where the gate voltage is a multiple of the back-gate one (VB=kVG). The supercoupling effect was identified and analyzed through different techniques, such as the capacitance curves, its influence on the body effect and in UTBB SOI transistors operating in DT2 and kDT modes. Finally, the high temperature influence was also studied in UTBB SOI transistors operating in DT2 and kDT modes, as well as on capacitance characteristics. The operation DT2 showed better results than the conventional method, mainly for shorter channels (reduced subthreshold slope, SS, in 36%, increased maximum transconductance, gm,max, in 23% and reduced Drain Induced Barrier Lowering, DIBL, 57%). The presence of GP intensified this improvement (reducing SS by 51%, raising gm,max by 32% and reduced DIBL by 100%), due to the greater coupling of the substrate on the channel, strengthening its influence on reducing the threshold voltage. The kDT mode showed better electrical parameters than the DT2 due to a remarkable reduction of the threshold voltage for the same VG sweep. In the inverse kDT mode, the parameters were also better (60% lower SS and 147% higher gm,max for devices without GP and 68% lower SS and 189% higher gm,max on devices with GP) due to the thinner gate oxide than the buried oxide. With regard to the silicon film scaling, for higher values of gate voltage, the thinner silicon layer presented a larger series resistance and a greater mobility degradation, reducing the drain current. For negative gate biases, the GIDL (Gate Induced Drain Leakage) is higher for smaller thicknesses of the silicon film. However, the lower silicon film thickness showed to be advantageous in kDT due to the stronger coupling. The thinner silicon thickness has improved the DIBL (thickness of 6nm presented a DIBL 3 times smaller than the device of 14nm for k = 5), reducing the drain electric field, and the SS (thickness of 6nm presented an SS 7% smaller than 14nm device for k = 5), where the vertical electric field is not enough to degrade the device parameter. The supercoupling demonstrated beneficial results in UTBB transistors in DT2 and kDT operations, amplifying the volume inversion effect and rising significantly the transconductance and the mobility (improvement of up to 131% for k=5, 7nm-NMOS, taking VB=0V as the reference). Measurements and simulations have also shown positive results in the scalability study, presenting an excellent coupling for the shortest channel considered (0.076 for L=20nm against 0.09 for L=1µm). With respect to source and drain engineering, the best results were obtained for devices without the extension implantation and spacer length of 20nm. They also demonstrated to be more susceptible to the increase of k factor, showing the best behavior in the subthreshold region (59% lower), analog performance (300% higher intrinsic voltage gain, AV and 600% higher Early voltage, VEA) and for low voltages applications (reduced SS and VT). The only drawback observed for operation in kDT was the higher GIDL current (increase of 1 order of magnitude between self-aligned transistors with k=5 and self-aligned ones with k=0). However, the devices without the extension region implantation had a lower GIDL (1 order of magnitude lower for 20nm-extensionless devices with k=5, taking the self-aligned ones with k=5 as the reference) due to the lower gate-to-drain electric field, which can be a solution to this disadvantage. The longer extension region (without implantation) and, mainly, the kDT operation improved the parameters (increase of 82% in gm,max, reduction of 45% in SS, 41% reduced DIBL, rising of 303% in AV and 97% increased VEA), surpassing the degradation caused by rising the temperature (the last percentages is already considering the temperature degradation). Moreover, the DT2 and kDT operations reduced the gate bias of the ZTC point (Zero-Temperature-Coefficient) in 57%, being interesting for low voltage applications. The kDT mode also allowed the threshold voltage and the biases tunning, still with the current level independent of the temperature and the k-factor.

Em decorrência da necessidade de se obter circuitos integrados (CIs) cada vez mais velozes e consequentemente dando sequência à lei de Moore, a redução das dimensões dos dispositivos se torna necessária, aumentando assim a capacidade de integração de transistores dentro de um CI, porém, ao passo que ocorre a miniaturização, aparecem efeitos parasitários que afetam o comportamento dos transistores. Sendo assim, torna-se necessária a utilização de novos dispositivos e o uso de diferentes materiais, para dar continuidade à evolução tecnológica. Com o avanço da tecnologia, as indústrias seguiram em dois caminhos diferentes, a tecnologia planar (exemplo: UTBB) e a tridimensional (exemplo: FinFET). Neste trabalho são abordadas estas duas diferentes geometrias. Foram analisados dispositivos UTBOX e UTBB (planares) e os nanofios de porta ômega (?-Gate NW), que tem estrutura tridimensional. O uso de dispositivos com baixa-potência e baixa-tensão tornaram-se ainda mais importante nos dias de hoje, com aplicações em áreas médicas, como aparelhos auditivos e marca passos, em relógios inteligentes, microsensores e etc. Quanto menor for a potência consumida, menor será o calor gerado, resultando em uma redução de custos com sistemas de refrigeração. Os circuitos que operam na região de sublimiar são utilizados em aplicações onde o consumo de energia é mais importante do que a performance, porém, ao trabalhar nessa região os transistores apresentam um alto ganho para pouca variação de tensão. Nos transistores UTBOX e UTBB SOI nMOSFETs foram analisados os parâmetros partindo-se da tensão de limiar em direção à região do transistor no estado desligado, analisando a influência da espessura da região ativa do silício, do comprimento do canal e da implantação do plano de terra nos seguintes parâmetros: tensão de limiar, inclinação de sublimiar, abaixamento da barreira induzido pelo dreno (DIBL), a fuga no dreno induzida pela porta (GIDL) e razão das correntes no estado ligado e desligado (ION/IOFF). A redução do comprimento de canal afeta todos os parâmetros, devido ao efeito de canal curto, que além de reduzir a tensão de limiar, quando o dispositivo opera com baixo VDS (tensão entre dreno (VD) e fonte (VS)), reduz ainda mais quando aplicado alto VDS (em saturação), aumentando o DIBL. Esse efeito foi observado para os dispositivos nanofios com porta ômega, nos três valores de largura de canal analisados. Com o VDS alto também ocorre mais fuga de corrente pela segunda interface para comprimentos de canal curto, o que reduz a razão ION/IOFF. Quanto mais fina é a espessura do canal, melhor é o acoplamento entre as interfaces, resultando em uma melhor inclinação de sublimiar (SS) tornando os valores próximos ao limite teórico de 60mV/dec à temperatura ambiente. Nos resultados experimentais foi possível observar, para os dispositivos UTBOX e UTBB, uma redução de SS de aproximadamente 20 mV/dec, com a redução de tsi. A espessura da região ativa do silício também influencia na distribuição do campo elétrico, sendo diretamente proporcional, ou seja, quanto mais espessa a camada de silício, maior será o campo elétrico. A implantação do plano de terra (GP) tem como um de seus objetivos reduzir as cargas de depleção que são formadas abaixo do óxido enterrado e assim melhorar o controle das cargas no canal pela tensão aplicada no substrato. Essas cargas de depleção aumentam a espessura efetiva do óxido enterrado e também influenciam as cargas dentro do canal, resultando em um maior potencial na segunda interface (canal/óxido enterrado), facilitando a condução no canal, ou seja, reduzindo o valor de VT. Com a presença do GP, o potencial na segunda interface é mais próximo de zero, o que reduz a condução por essa região. Com isso será necessária uma maior tensão para inverter o canal. Porém, o controle das cargas pela tensão aplicada na porta é maior. Os valores extraídos de VT sem GP foram de aproximadamente 0,25V e com GP aproximadamente 0,45V. O estudo feito nos transistores de estrutura de nanofio e porta ômega NMOS e PMOS foi baseado em três parâmetros: tensão de limiar, inclinação de sublimiar e DIBL, com diferentes comprimentos e larguras de canal, sendo possível observar a presença do efeito de canal curto ao analisar os três parâmetros para L a partir de 100nm. Os transistores com Wfin=220nm apresentaram um menor VT em relação aos demais, para explorar esse fato, foram feitas simulações numéricas dos transistores do tipo N com Wfin=220nm e L=100nm. Com as simulações iniciais, os transistores com Wfin=220nm apresentaram um valor da tensão de limiar bem próximo dos demais Wfin. Para explorar o porquê de os dispositivos experimentais apresentarem um deslocamento no VT, foi analisada a condução pela segunda interface, onde, com as simulações com cargas fixas na segunda interface, a curva IDSXVGS simulada ficou próxima da experimental, explicando a redução de VT para Wfin=220nm. Com as simulações com cargas fixas na primeira e segunda interfaces, foi possível notar uma imunidade na inclinação de sublimiar ao adicionar essas cargas, que ocorre devido à pequena altura da região ativa de silício (hfin=10nm) que promove um forte acoplamento entre as interfaces. A largura de canal afetou significativamente os valores de DIBL para Ls menores que 100nm, pois, como o campo elétrico é proporcional à área, os transistores com L pequeno e W grande sofrem forte influência desse campo, resultando em um aumento de VT quando em saturação. / Due to the need to obtain integrated circuits (IC) faster and to follow Moore\'s law, it is necessary to reduce the dimensions of the devices increasing the capacity of integration of transistors inside an IC, however, with the miniaturization appears parasitic effects that affect the behavior of the transistors. Therefore, it is necessary to use new devices and the use of different materials to continue the technological evolution. With the advancement of technology, the industries have followed in two different ways, the planar technology (example: UTBB) and the three-dimensional technology (example: FinFET). In this work, these two different geometries are discussed. UTBOX and UTBB (planar) devices and the ?-Gate NW, which has a three-dimensional structure, were analyzed. The use of low-power low-voltage devices has become even more important nowadays, with applications in medical areas such as hearing aids and pacemakers, in smart watches, microsensors, and so on. The lower the power consumed, the lower the heat generated, resulting in a reduction of costs with cooling systems. The circuits that operate in the subthreshold region are used in applications where power consumption is more important than performance, but when working in this region the transistors have a high gain for little voltage variation. In the UTBOX and UTBB SOI nMOSFETs transistors the parameters starting from the threshold voltage towards the region of the transistor in the off state were studied, analyzing the influence of the silicon active region thickness, the channel length and the ground plane implantation in the following parameters: threshold voltage, subthreshold swing, drain-induced barrier lowering (DIBL), gate-induced drain leakage (GIDL) and current ratio on over off (ION/IOFF). The channel length reduction affects all parameters due to the short channel effect, which in addition to reducing the threshold voltage when the device operates with low VDS (VD) and source (VS)), reduces even further when applied high VDS (in saturation), increasing the DIBL. This effect was observed for the nanowire devices with omega gate, in the three channel width analyzed. With high VDS, there is also more current leakage through the back interface for short channel lengths, which reduces the ION/IOFF ratio. The thinner the channel thickness, the better the coupling between the interfaces, resulting in a better SS, making the values close to the theoretical limit of 60mV/dec at room temperature. In the experimental results, it was possible to observe for the UTBOX and UTBB devices a SS reduction of approximately 20mV/dec, with tsi reduction. The thickness of the active region of the silicon also influences the distribution of the electric field, being directly proportional, that is, the thicker the silicon layer, the greater the electric field. The implementation of the ground plane (GP) has as one of its objectives to reduce the depletion charges that are formed below the buried oxide and thus improve the control of the charges in the channel by the voltage applied at the substrate. These depletion charges increase the effective thickness of the buried oxide and also influence the charges at the channel, resulting in a higher potential at the second interface (buried channel/oxide), facilitating the conduction in the channel, i.e., reducing the value of VT. And with the presence of GP, the potential in the second interface is closer to zero, which reduces the conduction by this region, and then, this will require a higher voltage to invert the channel. However, the charge control by the voltage applied at the gate is higher. Values extracted of VT without GP were approximately 0.25V and with GP approximately 0.45V. The study on the omega-gate nanowire transistors of N and P type was based on three parameters: threshold voltage, subthreshold swing and DIBL, with different channel lengths and widths, being possible to observe the presence of the short channel effect for the three analyzed parameters and L=100 and 40nm. The transistors with Wfin=220nm had a higher VT in relation to the others, suggesting the presence of the narrow channel effect, to explore this fact, numerical simulations of N type transistors with Wfin=220nm and L=100nm were done. With the initial simulations, the transistors with Wfin=220nm did not show a narrow channel effect, where the threshold voltage value is very close to the others Wfin. Another alternative that was explored was the conduction by the back interface, where, with the simulations with fixed charges in the back interface, the simulated IDSXVGS curve was close to the experimental one, explaining the reduction of VT for Wfin=220nm. With the simulations with fixed charges in the front and back interfaces it was possible to notice an immunity in the subthreshold swing when adding these charges, which occurs due to the small height of the silicon active region (hfin=10nm) that promotes a strong coupling between the interfaces. The channel width significantly affected the DIBL values for Ls smaller than 100nm since, the electric field is proportional to the area, and the transistors with small L and large W have strong influence of this field, resulting in an increase of VT when in saturation.

Neste trabalho foi analisado o comportamento de um transistor UTBOX FD SOI MOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor) planar do tipo N, em sua aplicação como uma célula de memória 1T-DRAM, dando ênfase no estudo das polarizações e propostas de melhorias de desempenho para viabilizar sua aplicação como uma célula de memória. Dessa forma, foram analisados os efeitos das diferentes polarizações (de porta, de dreno e de substrato), bem como a influência da concentração de uma região de extensão de fonte e dreno menos dopada (LDD Lightly Doped Drain), nos principais parâmetros da referida memória. Assim, foram analisados alguns parâmetros da memória tais como tensão de disparo no dreno, margem de sensibilidade, janela de leitura e tempo de retenção, além dos mecanismos atuantes em cada estado da memória (escrita, leitura e repouso). Por fim, foram propostas algumas melhorias de desempenho para o tempo de retenção. Foi observado que o aumento da temperatura facilita a escrita na memória diminuindo a mínima tensão no dreno (até 72% para temperatura de 25 a 300°C, ficando limitada a 0,8V) e o tempo necessários para a escrita (até 95%), porém reduz a margem de sensibilidade (até 90%) e o tempo de retenção (até 2 ordens de grandeza). Verificou-se também que, apesar da menor espessura do filme de silício e do óxido enterrado aumentar a tensão no dreno necessária para ativar o efeito BJT (efeito bipolar parasitário), um potencial positivo no substrato pode reduzir este requisito (61% para tensão de substrato variando de 0 V até 1,5 V). Além disso, foi visto que pode haver uma geração ou uma recombinação de portadores, dependendo da tensão na porta durante o repouso, degradando o bit \'0\' ou \'1\'. Já a otimização da polarização de substrato demonstrou ser limitada pelo compromisso de ser alta o suficiente para ativar o efeito de corpo flutuante durante a escrita, sem prejudicar a leitura do \'0\'. Os resultados também demonstraram que a margem de sensibilidade é menos dependente da tensão do substrato que o tempo de retenção, levando a este último parâmetro ser considerado mais crítico. Com relação à leitura, maiores tensões no dreno resultaram na presença do efeito BJT também neste estado, aumentando a margem de sensibilidade (60%) e diminuindo o tempo de retenção (66%) e o número de leituras possíveis sem atualização do dado (de mais de 30 para 22 leituras). No tópico da concentração das extensões de fonte e dreno, os dispositivos sem extensão de fonte e dreno apresentaram uma taxa de geração de lacunas menor (aproximadamente 12 ordens de grandeza), levando a um tempo de retenção muito maior (aproximadamente 3 ordens de grandeza) quando comparado ao dispositivo referência. Em seu estudo no escalamento, verificou-se uma diminuição no tempo de retenção para canais mais curtos (quase 2 ordens de grandeza), demonstrando ser um fator limitante para as futuras gerações das memórias 1T-DRAM. Apesar disso, quando comparados com os dispositivos convencionais com extensão de fonte e dreno (com extensão), seu tempo de retenção aumentou (quase 1 ordem de grandeza), permitindo a utilização de menores comprimentos de canal (30nm contra 50nm do dispositivo com extensão) e polarizações de substrato menores. Outra proposta de melhoria no tempo de retenção apresentada foi a utilização da polarização de substrato pulsada apenas durante a escrita do nível \'1\', o que resultou no aumento do tempo de retenção em 17%. Finalmente, estudou-se também a variação da banda proibida motivado pela utilização de novos materiais para o filme semicondutor. Observou-se que o aumento da banda proibida aumentou o tempo de retenção em até 5 ordens de grandeza, possibilitando retenções mais próximas das DRAMs convencionais atuais. / In this work, it was analyzed the behavior of a planar UTBOX FD SOI NMOSFET (Ultra-Thin-Buried-Oxide Fully-Depleted Silicon-on-Insulator Metal- Oxide-Semiconductor Field-Effect-Transistor), as a 1T-DRAM (Single Transistor Dynamic Random Access Memory) cell, focusing on the best biases and other proposals for enabling the 1T-DRAM applications. Therefore, it was analyzed the effects of different biases (gate, drain and substrate), as well as the influence of the concentration of a less doped source/drain extension region on the main parameters of this kind of memory. Thus, it was analyzed some of the main memory parameters such as the trigger drain voltage, the sense margin, the read window and the retention time, as well as the mechanisms operating in each state of the memory (writing, reading and holding). Finally, it were proposed some performance enhancements for the retention time of this kind of memory. It was observed that the increase in temperature facilitates the memory write decreasing the minimum drain bias and time required for writing, but reduces the sense margin. It was also verified that, despite the thinner silicon film and buried oxide increase the drain voltage required to activate the BJT effect (parasitic bipolar effect), a positive potential on the substrate may reduce this requirement (61% for back gate bias varying from 0 to 1,5V), being an alternative for solving the problem and allowing the use of smaller devices as a memory cell. Furthermore, it was seen that there can be a carriers generation or recombination, depending on the gate voltage during the holding state, degrading the bit \'0\' or \'1\'. Moreover, the optimization of substrate bias proved to be limited by enabling the writing state, without degrading the reading of \'0\'. The results also demonstrated the sense margin is less dependent on the substrate voltage than the retention time, therefore, the retention time was considered as a more critical parameter. With respect to the reading state, there was the presence of BJT effect also in this state, increasing the margin of sensitivity (60%) and reducing the retention time (66%) and the number of possible readings without updating the data (over 30 for 22 readings) in cases of higher drain bias. On the topic of the concentration of the source and drain extensions, the devices with source and drain extensions presented a generation rate lower (about 12 orders of magnitude), resulting in a retention time far longer than the reference one (about 3 orders of magnitude). About its downscaling, the retention time decreased for shorter channel lengths (almost 2 orders of magnitude), which is a limiting factor for 1T-DRAM future generations. Nevertheless, when it was compared to the conventional devices with source and drain extensions, theirs retention time increased (almost 1 order of magnitude), allowing the use of shorter channel lengths (30nm against 50nm of reference device) and lower back gate biases. Another proposal presented to improve the retention time was the pulsed back gate only during the writing \'1\' state, which resulted in an increase on the retention time by 17%. Finally, we also studied the band gap influence motivated by the use of new materials for the semiconductor film. It was observed that higher band gaps increase the retention time by up to 5 orders of magnitude, allowing a retention time closer to the current conventional DRAMs.

Cette recherche part de la problématique concernant les puissances des rencontres entre l’art et l’enfance afin de penser le soi. Pour ce faire, nous nous appuyons sur la perspective théorique des dernières études de Michel Foucault, où l’auteur s’est penché sur la constitution du sujet dans l’Antiquité Classique. C’est ainsi donc – à partir de l’étude des techniques de soi gréco-romaines, notamment celles liées à l’écriture de soi – que l’on vise à penser les formes de rapport à soi actuellement possibles à travers les liens entre l’art et l’enfance. Plus précisément, nous avons pour but de discuter les manières dont il est possible de parler, penser, écrire et créer des images de soi aujourd’hui dans un contexte scolaire – particulièrement en ce qui concerne l’école maternelle – tout en dialoguant avec des oeuvres d’artistes contemporains insérées dans des pratiques pédagogiques et méthodologiques de recherche. Pour cela, nous avons sélectionné certains artistes qui réalisent, en quelque sorte, un travail sur eux-mêmes à partir de la création d’images, à savoir José Leonilson, Arthur Bispo do Rosário, Anna Bella Geiger et Rosana Paulino. Le choix de ces artistes est en effet dû au fait que tous ont en commun une relation particulière avec eux-mêmes, basée sur le geste comme un moyen d’enregistrement de soi dans les matières ordinaires de tous les jours. Méthodologiquement, dans un processus de composition en tant qu’enseignante et chercheuse, sept propositions pédagogiques et méthodologiques ont été organisées ayant pour base des oeuvres produites par ces artistes. Ces propositions ont été ensuite déployées et mises en service dans 12 regroupements avec un groupe de 13 enfants, âgées entre 5 et 6 ans, dans une école publique à Porto Alegre, de septembre jusqu’à décembre 2015. J’ai attribué à ces regroupements – situés à la confluence de l’art et de l’enfance – le nom d’imagialogues (images + dialogues, conversadorias en portugais): ce concept a été pensé à la lumière du processus de constitution en tant que curateur éducatif, c’est-à-dire de transposition de l’activité de curateur artistique au contexte éducationnel. Cela consiste à mettre en débat de différents objets artistiques, ainsi que de documents visuels, d’oeuvres d’art et même ce qui est produit en salle de classe dans le but de faire ressortir des relations encore inexistantes entre eux. Le matériel produit a été analysé à partir de deux discussions: la première portait sur la façon dont les images photographiques pourraient, dans leurs lacunes, représenter l’absence d’images. Contrairement à ce qui pourrait se définir comme quelque chose de négatif ou encore sur le point d’être achevé, ces absences ont été prises comme une métaphore pour la réflexion sur les relations particulières entre les enfants, le soi et l’autre : un autre absent, mais pas moins actif. La deuxième discussion a dégagé les moyens possibles d’établir des relations avec le temps et les images dans la contemporanéité, exprimée dans les gestes des enfants et dans leurs façons de se rapporter aux matières et événements quotidiens, axés sur le lien entre le tangible et l’intangible, entre l’éphémère et le permanent. Pour conclure, nous avons parié sur la puissance de l’art pour la production d’images uniques qui permettent la création et l’intensification des relations des enfants avec eux-mêmes et avec les autres: autrement dit, des images de soi. / A presente investigação parte do questionamento a respeito das potências dos encontros entre arte e infância para pensar o si mesmo. Para tanto, temos com horizonte teórico os últimos estudos de Michel Foucault, nos quais o autor se debruça sobre a constituição do sujeito na Antiguidade Clássica. É, portanto, a partir do estudo das técnicas de si greco-romanas, precisamente aquelas ligadas à escrita de si, que se busca pensar as possíveis formas de relação consigo hoje, por meio das relações entre arte e infância. Mais precisamente, o objetivo desta pesquisa é discutir de que maneiras é possível, hoje, falar, pensar, escrever e criar imagens de si no contexto escolar – particularmente, no da educação infantil – em diálogo com obras de artistas contemporâneos inseridas em práticas pedagógicas e metodológicas de pesquisa. Para isso, foram selecionados alguns artistas que, de certa forma, realizam um trabalho sobre si mesmos a partir da criação de imagens: José Leonilson, Arthur Bispo do Rosário, Anna Bella Geiger e Rosana Paulino. A escolha desses artistas se deve ao fato de que todos eles têm em comum uma relação particular consigo calcada no gesto, como forma de inscrição de si nas matérias ordinárias do cotidiano. Metodologicamente, no processo de se compor como professora e investigadora, foram organizadas sete proposições pedagógico-metodológicas com base em obras produzidas por esses artistas. Tais proposições foram desdobradas e postas em funcionamento em 12 encontros com um grupo de 13 crianças, em idades entre 5 e 6 anos, em uma escola de municipal de ensino fundamental da rede pública de Porto Alegre, de setembro a dezembro de 2015. Atribuí a esses encontros – radicados no cruzamento entre arte e infância – o nome de conversadorias: são desdobramentos de um conceito de curadoria educativa e consistem em colocar em debate distintos objetos artísticos, materiais visuais, obras de arte e o próprio material que é produzido em sala de aula, no intuito de dar a ver relações ainda inexistentes entre eles. O material produzido foi analisado a partir de duas discussões: a primeira delas tratou das formas pelas quais as imagens fotográficas poderiam, em suas lacunas, dar a ver imagens de ausências. Menos do que se configurarem como algo negativo ou em vias de ser completado, as ausências foram tomadas como metáfora para pensar as relações particulares entre as crianças, o si mesmo e o outro: um outro ausente, mas nem por isso menos atuante. A segunda discussão privilegiou as possíveis formas de estabelecer relações com o tempo e com as imagens na contemporaneidade, expressas nos gestos das crianças e nos modos de se relacionarem com as matérias e com os eventos cotidianos, pautados no elo entre o tangível e o intangível, entre o efêmero e o permanente. Como conclusão, o trabalho de pesquisa apostou em favor da potência da arte para a produção de imagens singulares que permitam a criação e intensificação das relações das crianças consigo e com os outros: em outras palavras, imagens de si.

Neste trabalho é apresentado um estudo do ponto ZTC (Zero Temperature Coefficient) em dispositivos SOI MOSFETs, funcionando em modo parcialmente (PD-SOI) e totalmente (FD-SOI) depletados. O estudo é realizado a partir de um modelo analítico simples, proposto para determinação da tensão de polarização da porta do transistor no ponto ZTC (VZTC), através dos modelos de primeira ordem das características da corrente de dreno (IDS) em função da tensão aplicada a porta (VGF) do transistor, considerando as regiões de operação linear e de saturação. Para a validação do modelo, os resultados obtidos são confrontados com dados experimentais, e foi obtido um bom ajuste dos valores, apesar das simplificações adotadas para o modelo proposto. Foi realizada uma análise para estudar o impacto no valor de VZTC com a variação no valor de parâmetros de referência, como a concentração de portadores (Naf) e a espessura do óxido de porta (toxf). O erro máximo observado em VZTC, impondo a variação nos parâmetros Naf e toxf, para os dispositivos PD é de 3,1% e 4,6% na região linear, respectivamente; e 3,5% e 7,2% na região de saturação, respectivamente. Para os dispositivos FD o erro máximo observado, devido a variação nos parâmetros Naf e toxf, foi de 11% e 10% operando no regime linear, respectivamente e 5,3% e 8,4% no regime de saturação, respectivamente. Através do modelo proposto foi realizado o estudo da estabilidade do ponto ZTC em função da variação da degradação da mobilidade com a temperatura (fator c), comprimento de canal (L) e a tensão de dreno (VDS) para os dispositivos supracitados. A analise da influência do fator c em VZTC mostrou-se mais importante nos dispositivos parcialmente depletados (PD). A tensão VZTC, para os dispositivos nMOS, apresentou um menor valor operando na região de saturação, e torna-se mais pronunciada essa diferença para dispositivos com menor comprimento de canal, para ambos os tipos de dispositivos. Observando a variação de VZTC com VDS, nota-se uma diminuição no valor de VZTC para altos valores de VDS, para os dois tipos de dispositivos estudados, n e pMOS. Os resultados do modelo proposto foram avaliados com dados experimentais de outras tecnologias SOI MOSFET. Também foi obtido um bom ajuste com os valores para as tecnologias GC-SOI e GC-GAA SOI, operando em regime linear e saturação. / This paper presents a study of ZTC point (\"Zero Temperature Coefficient) in SOI MOSFETs devices, partially (PD-SOI) and fully (FD-SOI) depleted mode. The study is performed from a simple analytical model proposed for the determination of the gate bias voltage at ZTC point (VZTC) using the first-order models of the drain current (IDS) characteristics as a function of the gate voltage (VGF), operating in the linear and saturation regimes. To validate the model proposed results were compared with experimental data, and the analytical predictions are in very close agreement with experimental results in spite of the simplification used for the VZTC model proposed. Analysis was performed to study the impact on the VZTC value with the change in the parameters used as reference, such as Naf and toxf. The maximum error observed for the PD devices is 3.1% and 4.6% in the linear region and 3.5% and 7.2% in the saturation region, respectively. For FD devices the maximum error observed was 11% and 10% operating in the linear and 5.3% and 8.4% in the saturation regime. In order to verify the stability of the ZTC point as a function of the mobility degradation (c), channel length (L) and drain voltage (VDS), the proposed model was applied to the devices mentioned above. The VZTC changes in the temperature range investigated showed a temperature mobility degradation dependence and are more pronounced in PD devices. The VZTC voltage for nMOS devices presented a lower value operating in the saturation region than in the linear region, and this difference becomes more pronounced to devices with smaller channel length for both devices, n and pMOS. Analyzing the VZTC variation with drain voltage (VDS), showed a decrease in VZTC value for higher VDS, for both studied devices. The model proposed results were evaluated using experimental data from other SOI MOSFET technologies. And also we have obtained for the GC SOI and GC-GAA-SOI technologies a very close agreement, operating in both regions, linear and saturation.

Este trabalho apresenta um estudo da influência do crescimento epitaxial seletivo (SEG) em dispositivos tensionados mecanicamente (strain) em transistores SOI MuGFET de porta tripla. Com a evolução da tecnologia de integração de transistores, alguns efeitos parasitários são eliminados ou diminuídos, porém outros novos surgem. A tecnologia SOI MuGFETs disponibiliza dispositivos de múltiplas portas, tridimensionais. Nesses dispositivos, há um aumento da resistência de contato dos terminais devido ao estreitamento da região de canal, tornando esta resistência significativa em relação à resistência total. A utilização do Crescimento Epitaxial Seletivo (SEG) é uma das opções para diminuir a resistência total, elevando a região de fonte e dreno, causando o aumento da área de contato, diminuindo essa resistência parasitária. Em contrapartida, a utilização dos canais tensionados Uniaxiais, por filme de Si3N4, pela técnica de CESL, que é uma opção de melhora da transcondutância, mas em conjunto com o SEG afasta essa a camada de nitreto, tornando em determinada altura prejudicial ao invés de benéfico. Este trabalho foi realizado baseado em resultados experimentais e em simulações numéricas, mecânicas e elétricas de dispositivos, variando as tecnologias de tensionamento mecânico nos dispositivos com e sem SEG. Variou-se a altura do SEG em simulações, possibilitando extrapolar e obter resultados que de forma experimental não foram possíveis, permitindo um entendimento físico do fenômeno estudado. O resultados obtidos das diferentes tecnologias com e sem o uso de SEG mostraram que, em transistores SOI MuGFETs de porta tripla, o crescimento seletivo epitaxial nos dispositivos com tensão uniaxial piora a transcondutância máxima para dispositivos abaixo de 200nm de comprimento de canal, mas em contra partida torna mais prolongado o efeito pelos dispositivos acima dessa dimensão, como pode ser comprovado nos resultados obtidos. / This paper presents the study of the influence of selective epitaxial growth (SEG) devices mechanically strained (strain) in SOI transistors MuGFET triple gate. With the evolution of integration technology of transistors, some parasitic effects are eliminated or reduced, but new ones arise. MuGFETs SOI technology, devices are multiple ports, three-dimensional, these devices there is an increase in contact resistance of terminals due to the narrowing of the channel region, making considered in relation to total resistance. Use of Selective Epitaxial Growth (SEG) is one of the options to reduce the total resistance, raising the source and drain region, causing increased contact area by reducing the parasitic resistance. In contrast, the use of uniaxial strained channel by a film of Si3N4 by CESL technique is an option for improvement in transconductance, but in conjunction with the SEG away this layer of nitride, making it at some point or detrimental rather than beneficial. This study was based on experimental results and numerical simulations, mechanical and electrical devices of varying technologies in mechanical tensioning devices with and without FES, the height was varied in simulations of the FES, allowing extrapolate and obtain results that way trial was not possible, allowing a physical understanding of the phenomenon. The results of the different technologies with and without the use of FES showed that in SOI transistors MuGFETs triple gate, the selective epitaxial growth in uniaxial strained devices tends to worsen the maximum transconductance for devices below 200nm channel length, but against departure becomes more unrelenting effect on the devices above this size. As can be evidenced in the results obtained.