Approved for public release, distribution is unlimited / This thesis discusses VHDL modeling and simulation of a full custom Application Specific Integrated Circuit (ASIC) for a Digital Image Synthesizer (DIS). The DIS synthesizes the characteristic echo signature of a pre-selected target. It is mainly used against Inverse Synthetic Aperture Radars as an electronic counter measure. The VHDL description of the DIS architecture was exported from Tanner S-Edit, modified, and simulated in Aldec Active HDLTM. Simulation results were compared with C++ and Matlab simulation results for verification. Main subcomponents, a single Range Bin Processor (RBP), a cascade of 4 RBP s and a cascade of 16 RBP s were tested and verified. The overhead control circuitry, including Self Test Circuitry and Phase Extractor, was tested separately. Finally overall DIS was tested and verified using the control circuitry and a cascade of 4 RBP s together, representing the actual 512 RBP s. As a result of this research, the majority of the DIS was functionally tested and verified. / First Lieutenant, Turkish Army

Convolution and multiplication operations in the filtering process can be optimized by minimizing the resource utilization using Field Programmable Gate Arrays (FPGA) and separable filter kernels. An FPGA architecture for separable convolution is proposed to achieve reduction of on-chip resource utilization and external memory bandwidth for a given processing rate of the convolution unit. Multiplication in integer number system can be optimized in terms of resources, operation time and power consumption by converting to logarithmic domain. To achieve this, a method altering the filter weights is proposed and implemented for error reduction. The results obtained depict significant error reduction when compared to existing methods, thereby optimizing the multiplication in terms of the above mentioned metrics. Underwater video and still images are used by many programs within National Oceanic Atmospheric and Administration (NOAA) fisheries with the objective of identifying, classifying and quantifying living marine resources. They use underwater cameras to get video recording data for manual analysis. This process of manual analysis is labour intensive, time consuming and error prone. An efficient solution for this problem is proposed which uses Gabor filters for feature extraction. The proposed method is implemented to identify two species of fish namely Epinephelus morio and Ocyurus chrysurus. The results show higher rate of detection with minimal rate of false alarms.

Vertical integration technologies, such as three-dimensional integration and interposers, are technologies that support high integration densities while offering shorter interconnect lengths as compared to planar integration and other packaging technologies. To exploit these advantages, however, several challenges lay across the designing, manufacturing and testing stages of integrated systems. Considering the high complexity of modern microelectronic devices and the diverse features of vertical integration technologies, this thesis sheds light on the circuit design process. New methodologies and tools are offered in order to assess and improve traditional objectives in circuit design, such as performance, power, and area for vertically integrated circuits. Interconnects on different interposer materials are investigated, demonstrating the several trade-offs between power, performance, area, and crosstalk. A backend design flow is proposed to capture the performance and power gains from the introduction of the third dimension. Emphasis is also placed on the power consumption of modern circuits due to the immense growth of battery-operated devices in the last fifteen years. Therefore, the effect of scaling the operating voltage in three-dimensional circuits is investigated as it is one of the most efficient techniques for reducing power while considering the performance of the circuit. Furthermore, a solution to eliminate timing penalties from the usage of voltage scaling technique at finer circuits granularities is also presented in this thesis.

Electron Beam Induced Deposition (EBID) is a direct write fabrication process with applications in circuit edit and debug, mask repair, and rapid prototyping. However, it suffers from significant drawbacks, most notably low purity. Work over the last several years has demonstrated that deposition from bulk liquid precursors, rather than organometallic gaseous precursors, results in high purity deposits of low resistivity (LPEBID). In this work, it is shown that the deposits resulting from LP-EBID are only highly conductive when deposited at line doses below 25μC/cm. When the dose exceeds this value, the resulting structure is highly porous providing a poor conductive pathway. It is also shown that beam current has no significant effect on the resistivity of the deposits. Nanowires with resistivity significantly lower than the previous best result of 67μΩ•cm were achieved, with the lowest resistivity being only 6.6μΩ•cm, only a factor of 4 higher than that bulk copper of 1.7μΩ•cm.

Les outils informatiques prennent une place de plus en plus importante dans la conception de circuits VLSI. Les langages de description de matériel constituent l'interface entre ces outils et les utilisateurs. Parmi ceux-ci, il existe un standard qui est VHDL, destiné à la description de systèmes numériques. Actuellement une extension analogique est en cours de normalisation. Les deux premiers chapitres de cette thèse sont consacrés l'un aux langages de description de matériel et à une présentation de VHDL, ainsi que des remarques et analyses à propos de son extension analogique. Le second thème de cette thèse est la mise en évidence de l'importance de la simulation en mode mixte numérique-analogique. Le troisième chapitre présente les principes généraux de la simulation mixte; différentes implémentations de simulateurs mixtes sont présentés. Enfin, le dernier chapitre est consacré à la réalisation d'un simulateur mixte dont la partie numérique est un simulateur VHDL. Cette réalisation repose sur une approche de description qui permet d'utiliser la souplesse de description structurelle de VHDL pour des systèmes analogiques et mixtes

LES CIRCUITS ET SYSTEMES ANALOGIQUES SONT DE PLUS EN PLUS UTILISES DANS LE CADRE D'APPLICATIONS NOUVELLES. ILS DEVIENNENT EGALEMENT PLUS COMPLEXES, CE QUI CREE LA NECESSITE DE DISPOSER DE METHODES AUTOMATIQUES POUR LEURS TESTS ET LEURS DIAGNOSTICS QUI A EUX DEUX REPRESENTENT UN PROBLEME CRUCIAL DANS CE DOMAINE. BIEN QUE LE TEST ET LE DIAGNOSTIC DES CIRCUITS DIGITAUX AIT ETE DEVELOPPE AVEC SUCCES AU POINT QU'IL A PU ETRE AUTOMATISE, SON DEVELOPPEMENT POUR LES CA EN EST ENCORE A SES PREMIERS PAS. IL Y A DEUX RAISONS PRINCIPALES A CETTE SITUATION, IL N'Y AVAIT PAS UN BESOIN PRESSANT DANS L'INDUSTRIE JUSQU'A RECEMMENT, D'UNE PART, ET D'AUTRE PART, LA NATURE ELECTRIQUE DES CA EST TRES COMPLEXE. CETTE THESE, QUI SE PLACE DANS CE CONTEXTE, A POUR OBJECTIF DE DEVELOPPER UNE NOUVELLE APPROCHE POUR LE TEST ET LE DIAGNOSTIC DES CA ET MIXTES. UNE VOIE RELATIVEMENT PEU EXPLOREE, MAIS PROMETTEUSE EU EGARD AUX RESULTATS OBTENUS POUR LE DIAGNOSTIC D'AUTRES DISPOSITIFS ET SYSTEMES DYNAMIQUES, CONSISTE EN L'ETUDE D'APPROCHES DE L'IA POUR LA RESOLUTION DE PROBLEMES. NOUS AVONS ETUDIE LES DIFFERENTES APPROCHES POSSIBLES ET NOTAMMENT LES APPROCHES SUIVANTES : L'APPROCHE A BASE DE MODELES PROFONDS, L'APPROCHE QUALITATIVE ET L'APPROCHE A BASE DE LOGIQUE FLOUE. LE RESULTAT DE CETTE THESE A DONNE LIEU A UNE NOUVELLE APPROCHE DEVELOPPEE UTILISANT LA LOGIQUE FLOUE ET SES TECHNIQUES. CETTE NOUVELLE APPROCHE A ETE IMPLEMENTEE DANS UN SYSTEME NOMME FLAMES. FLAMES, QUI EST CONCU POUR FAIRE LE DIAGNOSTIC DES CA, A APPORTE PLUSIEURS AMELIORATIONS DE L'ETAT DE L'ART NOTAMMENT EN DEFINISSANT LES TOLERANCES COMME DES INTERVALLES FLOUS. IL EST AUSSI CAPABLE DE REALISER LA SIMULATION DES CIRCUITS ET DE CHOISIR LES MEILLEURS POINTS A TESTER LORSQUE LE DIAGNOSTIC RESTE AMBIGU. CETTE DERNIERE POSSIBILITE EST REALISEE PAR UNE APPROCHE SEMI-QUALITATIVE A BASE DU RAISONNEMENT QUALITATIF ET DE LOGIQUE FLOUE. IL EST POSSIBLE DE LA DEVELOPPER POUR LE TEST ET LE DIAGNOSTIC DES SYSTEMES MIXTES, PUISQU'ELLE S'APPLIQUE AUX CIRCUITS DIGITAUX EGALEMENT. FINALEMENT, LES DIFFERENTS RESULTATS OBTENUS CONFIRMENT LA VALIDITE DE L'APPROCHE DEVELOPPEE ET IMPLEMENTEE. MOTS-CLEFS : TEST ET DIAGNOSTIC, CIRCUITS ANALOGIQUES, LOGIQUE FLOUE, APPROCHES D'INTELLIGENCE ARTIFICIELLE.

Description d'un outil de développement de systèmes experts (ODSE) conçu et réalisé en ADA. Le formalisme de description des connaissances (faits et règles), les mécanismes d'interférence mis en œuvre ainsi que l'implémentation du système sont donnes. Enfin, la thèse décrit l'utilisation de ODSE pour la réalisation d'un outil d'aide a la synthèse architecturale de c.i. VLSI (ASA). Les techniques utilisées par ASA (analyse de flots, ordonnancement, allocation de ressources) sont exposées ainsi que leur traduction dans le formalisme de ODSE. Enfin, les résultats d'utilisation de ASA pour la synthèse d'un filtre Leapfrog d'ordre 9 sont donnes

Comme la complexité des circuits VLSI croit, la tache de vérification des masques devient de plus en plus longue. L'utilisation des descriptions hiérarchiques permet le développement de méthodes d'analyse hiérarchique plus efficaces. Cette thèse explore une méthode de recherche géométrique par hiérarchie de Quadtrees et l'utilisation hiérarchique de l'algorithme d'équivalence union-find pour la recherche et la mise à jour des équivalences électriques. Des algorithmes hiérarchiques et géométriques utilisables pour l'édition, la vérification géométrique et topologique (connectique) de conceptions VLSI sont présentés. L'intérêt de telles méthodes dans la vérification et le compactage de ces conceptions est aussi aborde. Des quadtrees adaptatifs particuliers (mixed-quadtrees) ont été conçus et testés pour optimiser les outils conventionnels d'extraction et de vérification de la description géométrique des masques de conceptions non structurées et pour permettre une édition rapide de conceptions structurées. Ce document présente les arguments qui ont contribue à la conception d'un tel sous-systeme de recherche géométrique et topologique, le sous-système lui-même et certains algorithmes hiérarchiques. Les méthodes hiérarchiques, géométriques et topologiques ainsi explorées, sont applicables à un grand nombre de taches, comme l'extraction des conceptions, leur vérification, leur édition et leur compactage et sur des descriptions symboliques ou réelles. Ces méthodes permettent l'utilisation interactive d'un certain nombre d'algorithmes d'extraction, de vérification et d'adaptation des conceptions éditées à un ensemble de règles technologiques. Un extracteur et vérificateur géométrique et topologique de conceptions structurées est actuellement réalisé dans le but d'évaluer hiérarchiquement l'efficacité de tels algorithmes. Un aperçu des problèmes qui peuvent être résolus plus rapidement ou dans un mode interactif est également présenté

Le compilateur de parties opératives Apollon qui est présenté dans cette thèse, génère automatiquement le dessin des masques de parties opératives de circuits VLSI de type microprocesseur à partir d'une description comportementale de niveau transfert de registres constituée d'un ensemble non ordonné d'instructions opératives. Une instruction opérative est formée d'un ensemble d'actions opératives dont le format est prédéfini (transferts - opérations unaires ou binaires et entrées-sorties) devant se dérouler en parallèle en au plus deux cycles opératifs. Un cycle opératif comprend 4 phases qui correspondent aux 4 phases d'exécution d'un transfert entre 2 registres. Apollon est basé sur un modèle dérivé de la partie opérative du MC68000. Ce modèle fournit à la fois: un modèle architectural: la partie opérative est formée d'un ensemble de sous parties opératives alignées à deux bus qui traversent tous les éléments d'une sous partie opérative; un modèle temporel: une opération prend 2 cycles, un transfert un seul; un modèle électrique: les bus sont complémentés et à précharge; un modèle topologique: le plan de masse est basé sur la structure en tranches appelée communément bis slice. Le compilateur génère d'abord l'architecture de la partie opérative, puis les spécification des masques à partir de cette architecture. Pour générer l'architecture de la partie opérative en un temps raisonnable, le compilateur doit recourir à des heuristiques. Pour générer le dessin des masques, le compilateur utilise l'assembleur de silicium Lubrick qui permet d'assembler et de connecter automatiquement les cellules de base des éléments fonctionnels de la partie opérative. Les spécifications des masques sont générées à partir des spécifications des cellules prédéfinies d'une bibliothèque NMOS.

Etude des PLA CMOS. Les 4 aspects suivants sont développés : ― performance électrique: spécification d'évaluation électrique et temporelle de PLA par une technique hybride estimation-simulation basée sur la recherche du chemin critique d'E/S dans le PLA; ― distribution des types de pannes en fin de fabrication et leurs manifestations électriques et logiques. Une approche vers le test de PLA CMOS est également présentée; ― amélioration du rendement de fabrication par la conception de PLA reconfigurable (ajout de lignes supplémentaires; ― partitionnement de PLA en vue de réduire la surface, le temps de réponse, et de faciliter la reconfiguration et l'interconnexion avec les blocs voisins