We have pioneered a novel approach to the synthesis of high-quality and highly uniform few-layer graphene on silicon wafers, based on solid source growth from epitaxial 3C-SiC films [1,2]. The achievement of transfer-free bilayer graphene directly on silicon wafers, with high adhesion, at temperatures compatible with conventional semiconductor processing, and showing record- low sheet resistances, makes this approach an ideal route for metal replacement method for nanodevices with ultimate scalability fabricated at the wafer –level.

<p>Advancements of the semiconductor technology opened a new era in</p> <p>wireless communications which led manufacturers to produce faster,</p> <p>more functional devices in much smaller sizes. However, testing</p> <p>these devices of today's technology became much harder and expensive</p> <p>due to the complexity of the devices and the high operating speeds.</p> <p>Moreover, testing these devices becomes more important since decreasing</p> <p>feature sizes increase the probability of parametric and catastrophic</p> <p>faults because of the severe effects of process variations. Manufacturers</p> <p>have to increase their test budgets to address quality and reliability</p> <p>concerns. In the radio frequency (RF) domain, overall test cost are higher</p> <p>due to equipment costs, test development and test time costs. Advanced</p> <p>circuit integration, which integrates various analog and digital circuit</p> <p>blocks into single device, increases test costs further because of the</p> <p>additional tests requiring new test setups with extra test equipments.</p> <p>Today's RF transceiver circuits contain many analog and digital circuit</p> <p>blocks, such as synthesizers, data converters and the analog RF front-end</p> <p>leading to a mixed signal device. Verification of the specifications and</p> <p>functionality of each circuit block and the overall transceiver require</p> <p>RF instrumentation and lengthy test routines. In this dissertation, we</p> <p>propose efficient component and system level test methods for RF</p> <p>transceivers which are low cost alternatives to traditional tests.</p> <p>In the first component level test, we focus on in-band phase noise of the</p> <p>phase locked loops (PLL). Most on-chip self-test methods for PLLs aim at</p> <p>measuring the timing jitter that may require precise reference clocks and/or</p> <p>additional computation of measured specs. We propose a built in test (BiT)</p> <p>circuit to perform a go/no-go test for in-band PLL phase noise. The proposed</p> <p>circuit measures the band-limited noise power at the input of the voltage</p> <p>controlled oscillator (VCO). This noise power is translated as the high</p> <p>frequency in-band phase noise at the output of the PLL. Our circuit contains</p> <p>a self calibration sequence based on a simple sinusoidal input signal to make</p> <p>it robust with respect to process variations.</p> <p>The second component level test is a built in self test (BiST) scheme</p> <p>proposed for analog to digital converters (ADC) based on a linear ramp</p> <p>generator and efficient output analysis. The proposed analysis method is</p> <p>an alternative to histogram based analysis techniques to provide test time</p> <p>improvements, especially when the resources are scarce. In addition to the</p> <p>measurement of differential nonlinearity (DNL) and integral nonlinearity</p> <p>(INL), non-monotonic behavior of the ADC can also be detected with the</p> <p>proposed technique. The proposed ramp generator has a high linearity</p> <p>capable of testing 13-bit ADCs.</p> <p>In the proposed system level test methods, we utilize the loop-back</p> <p>configuration to eliminate the need for an RF instrument. The first loop-back</p> <p>test method, which is proposed for wafer level test of direct conversion</p> <p>transceivers, targets catastrophic and large parametric faults. The use of</p> <p>intermediate frequencies (IF) generates a frequency offset between the transmit</p> <p>and receive paths and prevents a direct loop-back connection. We overcome this</p> <p>problem by expanding the signal bandwidth through saturating the receive path</p> <p>composed of low noise amplifier (LNA) and mixer. Once the dynamic range of the</p> <p>receiver path is determined, complete transceiver can be tested for catastrophic</p> <p>signal path faults by observing the output signal. A frequency spectrum</p> <p>envelope signature technique is proposed to detect large parametric faults.</p> <p>The impact of impairments, such as transmitter receiver in-phase/quadrature</p> <p>(I/Q) gain and phase mismatches on the performance have become severe due to</p> <p>high operational speeds and continuous technology scaling. In the second system</p> <p>level loop-back test method, we present BiST solutions for quadrature modulation</p> <p>transceiver circuits with quadrature phase shift keying (QPSK) and Gaussian</p> <p>minimum shift keying (GMSK) baseband modulation schemes. The BiST methods</p> <p>use only transmitter and receiver baseband signals for test analysis. The</p> <p>mapping between transmitter input signals and receiver output signals are</p> <p>used to extract impairment and nonlinearity parameters separately with the</p> <p>help of signal processing methods and detailed nonlinear system modeling.</p> <p>The last system level test proposed in this dissertation combines the benefits </p> <p>of loop-back and multi-site test approaches. In this test method, we present </p> <p>a 2x-site test solution for RF transceivers. We perform all operations on </p> <p>communication standard-compliant signal packets, thereby putting the device </p> <p>under the normal operating conditions. The transmitter on one device under </p> <p>test (DUT) is coupled with a receiver on another DUT to form a complete TX-RX </p> <p>path. Parameters of the two devices are decoupled from one another by carefully </p> <p>modeling the system into a known format and using signal processing techniques.</p> / Dissertation

This thesis reports on a new low-cost wafer-level packaging technology for microelectromechanical systems (MEMS). The MEMS process is based on a revised version of High Aspect Ratio Polysilicon and Single Crystal Silicon (HARPSS) technology. The packaging technique is based on thermal decomposition of a sacrificial polymer through a polymer overcoat followed by metal coating to create resizable MEMS packages. The sacrificial polymer is created on top of the active component including beams, seismic mass, and electrodes by photodefining, dispensing, etching, or molding. The low loss polymer overcoat is patterned by photodefinition to provide access to the bond pads. The sacrificial polymer decomposes at temperatures around 200-280aC and the volatile products permeate through the overcoat polymer leaving an embedded air-cavity. For MEMS devices that do not need hermetic packaging, the encapsulated device can then be handled and packaged like an integrated circuit. For devices that are sensitive to humidity or need vacuum environment, hermiticity is obtained by deposition and patterning thin-film metals such as aluminum, chromium, copper, or gold. To demonstrate the potential of this technology, different types of capacitive MEMS devices have been designed, fabricated, packaged, and characterized. These includes beam resonators, RF tunable capacitors, accelerometers, and gyroscopes. The MEMS design includes mechanical, thermal, and electromagnetic analysis. The device performance, before and after packaging is compared and the correlation to the model is presented. The following is a summary of the main contributions of this work to the extensive research focused on MEMS and their packaging: 1)A new low-cost wafer-level packaging method for bulk or surface micromachined devices including resonators, RF passives and mechanical sensors is reported. This technique utilizes thermal decomposition of a sacrificial polymer through an overcoat polymer to create buried channels on top of the resonant/movable parts of the micromachined device. It provides small interconnections together with resizable package dimensions. We report MEMS package thicknesses in the range of 10 mm to 1 mm, and package size from 0.0001 mm to 1 mm. 2)A revised version of the HARPSS technology is presented to implement high aspect ratio silicon capacitors, resonators and inertial sensors in the smallest area.

The Wafer Level Chip Scale Package (WLCSP) is gaining popularity for its performance and ability to meet the miniaturization requirements of portable consumer electronics, such as cell phones. For the industry of electronic package, the package life of electronic products is deemed as the essential consideration in the operation period. In practice, electronic products are usually damaged due to a harsh mechanical impact, such as drop and bending. The solder interconnections provide not only the electronic path between electric components and printing circuit board, but also the mechanical support of components on the printing circuit board, so that the reliability of solder interconnection becomes an essential consideration for a package. In the thesis several parameters, including redistribution layer (RDL) material and thickness, passivation material and thickness, under-bump metallization (UBM) structure factors are discussed. A variety of WLCSP structures are investigated for solder joint reliability performance. In addition to the fatigue lives of the test vehicle, locations and modes of fractured solder joints were observed. It was found that wafer level packaging structure under drop clearly related with the characteristic life. The weakest point of solder ball was intermetallic compound (IMC), and wafer level packaging structure was the crack into the second passivation layer and UBM interface of the corner. WLCSP under temperature cycling test was done and observed the fracture only occurred at the solder ball near the package.

L'objectif de cette thèse est d'établir les liens entre élaboration, microstructure et comportement des getters non-évaporables (NEG) en couches minces, en vue de leur utilisation dans le cadre du packaging collectif des MEMS sous vide ou sous atmosphère contrôlée. Après une étude bibliographique sur l'herméticité des MEMS et l'effet getter, la modification du comportement de piégeage de gaz par les NEG couches minces, engendré par l'ajout de sous-couches métalliques, est mise en évidence. Afin d'expliquer cette influence, la microstructure des couches minces est étudiée, notamment sa dépendance aux paramètres d'élaboration et aux traitements thermiques. Ensuite, le comportement macroscopique de piégeage de l'azote est caractérisé, de même que les mécanismes microscopiques d'activation et de pompage. Ces derniers permettent finalement d'élaborer quelques recommandations pour l'intégration des NEG couches minces dans les MEMS.

Depuis l'invention du transistor dans les années 50, les performances des composants microélectroniques n'ont cessé de progresser, en passant notamment par l'augmentation de leur densité. Malheureusement, la miniaturisation des composants augmente les coûts de fabrication de façon prohibitive. Une solution, permettant d'accroître la densification et les fonctionnalités tout en limitant les coûts, passe par l'empilement des composants microélectroniques. Leurs connexions électriques s'effectuent alors à l'aide d'interconnexions verticales brasées au moyen d'un joint de brasure. Afin d'empêcher leurs ruptures lors des dilatations thermiques, les interconnexions sont protégées au moyen d'un polymère underfill. L'objectif de cette thèse est d'évaluer la faisabilité et la pertinence d'une nouvelle solution de remplissage par polymère, appelée wafer-level underfill (WLUF). L'écoulement de l'underfill durant l'étape d'assemblage des composants est modélisé afin de prédire les paramètres de scellement idéaux, permettant la formation des interconnexions électriques. Puis, l'intégration de nouveaux underfills, possédant des propriétés thermomécaniques différentes, pouvant affecter l'intégrité et le fonctionnement du dispositif, l'étude de la robustesse du procédé WLUF et, par conséquent, l'évaluation de sa possibilité d'industrialisation est effectuée.

A low-cost, low-temperature packaging concept is proposed for localized sealing and control of the ambient of a device cavity appropriate for Radio-Frequency (RF) Micro- Electro-Mechanical (MEMS) devices, such as resonators and switches. These devices require application specific packaging to facilitate their integration, provide protection from the environment, and control interactions with other circuitry. In order to integrate these devices into standard integrated circuit (IC) process flows and minimize damage due to post-fabrication steps, packaging is performed at the wafer level. In this work Indium and Silver are used to seal a monolithic localized hermetic pack- age. The cavity protecting the device is formed using standard lithography-based processing techniques. Metal walls are built up from the substrate and encapsulated by a glass or silicon lid to create a monolithic micro-hermetic package surrounding a predefined RF microsystem. The bond for the seal is then formed by rapid alloying of Indium and Silver using a temperature greater than that of the melting point of Indium. This ensures that the seal formed can subsequently function at temperatures higher than the melting temperature of pure Indium. This method offers a low-temperature bonding technique with thermal robustness suitable for wafer-level process integration. The ultimate goal is to create a seal in a vacuum environment. In this dissertation, design trade-offs made in wafer-level packaging are explained using thermo-mechanical stress and electrical performance simulations. Prototype passive microwave circuits are packaged using the developed packaging process and the performance of the fabricated circuits before and after packaging is analyzed. The effect of the package on coplanar waveguide structures are characterized by measuring scattering parameters and models are developed as a design tool for wafer-level package integration. The small scale of the localized package is expected to provide greater reliability over conventional full chip packages. / Ph. D.

L'objectif de ce travail de thèse a été d'évaluer, à partir d'outils de caractérisation électrique (spectroscopie d'impédance basse fréquence et courants thermo-stimulés), l'impact des étapes de polissage mécanochimique (CMP) et de recuits thermiques sur les propriétés diélectriques de matériaux utilisés pour les dernières générations de circuits intégrés. Une première partie est focalisée sur le matériau SiOCH poreux déposé par voie chimique « en phase vapeur » assisté par plasma (PECVD) suivant une approche porogène (p=26%, d=2nm et er=2,5). Son intégration dans les technologies 45nm nécessite l'utilisation d'un procédé de ‘CMP directe' qui induit une dégradation des propriétés isolantes attribuée à l'adsorption de surfactants et de molécules d'eau. L'analyse diélectrique sur une large gamme de fréquence (10-1Hz- 105Hz) et de température (-120°C -200°C) a mis en évidence plusieurs mécanismes de relaxation diélectrique et de conduction liés à la présence de molécules nanoconfinées (eau et porogène) dans les pores du matériau. L'étude de ces mécanismes a permis d'illustrer le phénomène de reprise en eau du SiOCH poreux ainsi que d'évaluer la capacité de traitements thermiques à en restaurer les performances. Une seconde partie concerne l'étude d'une résine époxy chargée avec des nanoparticules de silice, utilisée en tant que ‘wafer level underfill' dans les technologies d'intégration 3D. Les analyses en spectroscopie d'impédance ont montré que l'ajout de nanoparticules de silice s'accompagne d'une élévation de la température de transition vitreuse et de la permittivité diélectrique, ainsi que d'une diminution de la conductivité basse fréquence. L'autre contribution majeure des mesures diélectriques a été de montrer qu'un refroidissement trop rapide de la résine à l'issue de la réticulation était responsable d'une contrainte interne qui pourra occasionner des problèmes de fiabilité pour l'application. / The aim of the thesis was to investigate, by electrical means (dielectric spectroscopy and thermally stimulated current), the impact of the chemical-mechanical polishing process and of thermal treatments on the dielectric properties of materials used in state-of-the-art Integrated Circuit (IC) technologies. A first part focuses on the nanoporous SiOCH (p=26%, e=2 nm and er=2,5) thin films deposited by plasma enhanced chemical vapor deposition (PECVD) using a porogen approach. After undergoing a process of direct CMP for its integration in the 45 nm node technology and beyond, those films experience a degradation of the insulating properties due to the adsorption of water and surfactants. A dielectric analysis performed on a wide range of frequency (10-1Hz - 105Hz) and temperature (-120°C - 200°C) exhibited many dielectric relaxation and conduction mechanisms due to molecules (water and porogen) nano-confined in pores. The phenomenon of water uptake of the porous SiOCH has been enlightened and the efficiency of thermal treatment to restore its performances has been evaluated through the study of these mechanisms. A second part deals with an epoxy resin filled with nano-particles of silica used as ‘wafer level underfill' for the 3D integration. Impedance spectroscopy showed that the addition of nano-particles induces an increase in the glass transition temperature and dielectric permittivity, as well as a decrease of the low frequencyconductivity. Furthermore, the dielectric measurements showed that a fast cool down of the resin after the cross-linking stage give rise to internal stresses which could potentially lead to reliability issues.

La protection de nombreux capteurs de pression en milieux hostiles se résume souvent en un boitier métallique hermétique rempli d’huile enveloppant la puce. La pression agit alors sur une membrane métallique qui agit sur la puce par l’intermédiaire de l’huile jugée incompressible. Cette encapsulation présente des difficultés de réalisation non négligeables et surtout une limitation des capteurs en température. Les travaux réalisés au cours de cette thèse concernent une encapsulation au niveau wafer du capteur de pression. L’idée principale est d’intégrer la protection de la puce dans le processus de fabrication sur wafer. L’intérêt est alors d’obtenir une protection réalisée de manière collective, réduisant ainsi drastiquement les coûts de production. De plus, une encapsulation au niveau wafer offre la possibilité de réduire considérablement les dimensions du capteur tout en le gardant résistant. La suppression d’éléments intermédiaires telle que l’huile entre la pression et la puce en elle même permet enfin d’espérer des applications possibles à température plus élevée. Une fois l’encapsulation réalisée au niveau wafer, il est nécessaire de réaliser le packaging de premier niveau. Le packaging de premier niveau offre un support à la puce, ce qui la rend manipulable et testable, tant par ses dimensions que par la présence de connexions électriques. L’assemblage au niveau wafer et de premier niveau constituent donc les deux niveaux de packaging qui peuvent avoir une influence directe sur le comportement de la puce.Au niveau de l’encapsulation de niveau wafer, trois techniques d’assemblage (wafer bonding) ont été analysées : le scellement anodique, le scellement eutectique et le scellement direct. Le scellement anodique est la technique la plus éprouvée pour assembler un wafer de verre sur un wafer de silicium. Le scellement eutectique représente une technique moins commune mais offrant l’intérêt d’utiliser deux wafers silicium, limitant la différence de dilatation thermique entre les deux wafers et permettant d’usiner plus facilement le wafer d’encapsulation. Enfin la technique du direct bonding donne l’opportunité d’éviter d’utiliser une couche intermédiaire métallique entre les deux wafers, à condition d’avoir deux surfaces à assembler très propres et de très bonne qualité. La technique de soudure anodique a permis de livrer les capteurs qui ont pu confirmer l’intérêt des capteurs WLP pour des applications hautes températures. Les techniques silicium-silicium ont été évaluées mais n’ont pas donné lieu à des capteurs WLP testables.Au niveau de l’encapsulation de niveau un, la technique de Flip-Chip à été utilisée pour reporter la puce sur son support. Cette technique consiste à retourner la puce et l’assembler par thermocompression. Les plots de connexions de la puce pour cet assemblage ont pu être réalisés par ball bumping. Des cycles en température (-55°C à +125°C ou 150°C) ont pu être réalisés sur les puces scellées par scellement anodique. L’erreur totale en précision de ces capteurs WLP est du même ordre que les capteurs Auxitrol actuels avec une compensation numérique. Le principal atout des capteurs WLP est une non-linéarité de l’offset en température divisée par deux. Cette caractéristique est importante dans le cas où l’on utilise une compensation analogique qui peut résister à des températures plus élevées que la compensation numérique. Les capteurs WLP offre donc l’opportunité d’avoir des applications au-delà de 200°C, chose alors jusqu’alors prohibée par l’utilisation de l’huile / Protection of most of the pressure sensors working in harsh environment consist in oil filled metallic unit including the sensor die. In that case, pressure is applied on a metallic membrane moving the silicon membrane of the die across an incompressible fluid. The main drawbacks of the standard encapsulation are a complex fabrication process and most of all a sensor limitation in high temperatures. The topic of this PhD thesis is about wafer-level packaging (WLP) of the pressure sensor. The main idea is to integrate the die protection in the fabrication process at wafer level. Advantage is to obtain a collective protection fabrication reducing production costs. Moreover, a wafer-level encapsulation allows a possible reduction of sensor dimensions keeping it reliable. Removing intermediary elements allows also high temperature applications. Once encapsulation realised on the wafer, it is necessary to build the first-level packaging. First-level packaging makes the die usable in terms of electrical connection and dimensions. Wafer and first-levels are both packaging levels with important impact on the die behaviour.At wafer-level packaging, three wafer bonding technologies have been investigated: anodic bonding, Au-Si eutectic bonding and direct bonding. Anodic bonding is the most known technology to assemble a glass wafer with a silicon wafer. Eutectic bonding represents a promising technique to bond two silicon wafers allowing less CTE mismatch between wafers material and an easier micromachining of silicon instead of glass material. Direct bonding is also interesting to bond two silicon wafers, without using intermediary metallic layer but needing really clean surfaces to assemble. Anodic bonding process gave us the opportunity to deliver WLP sensors showing interest for high temperature applications. Silicon-Silicon technologies have been evaluated but did not give representative WLP sensors.At first-level packaging, the Flip-chip technology have been used for die attach. This technique consists in flipping the die and making the die attach by thermocompression with stud bumps on the die connection pads.Temperature cycling (-55°C to +125°C or more) have been realised on anodic WLP sensors. Accuracy total error of these WLP sensors is in the same order than standard Auxitrol sensors with digital compensation. the main advantage of the WLP sensors is a offset non-linearity in temperature divided by two. This characteristic is important in the case of analogical compensation that can resist to higher temperatures than digital compensation elements. In definitive, WLP sensors offer a good opportunity to have application over 200°C, prohibited at present with the presence of oil for standard Auxitrol sensor

La miniaturisation des systèmes optiques est un domaine de recherche qui suscite un grand intérêt scientifique actuellement. En effet, moins volumineux et moins chers, ils peuvent prétendre à être diffusés dans des applications diverses. L'objectif de cette thèse est de concevoir des systèmes d'imagerie extrêmement compacts, intégrés au plus près du détecteur infrarouge refroidi, et idéalement solidaires de celui-ci. Des travaux de recherche sont actuellement menés pour miniaturiser les systèmes optiques : moins volumineux et moins chers, ils peuvent prétendre à être diffusés dans des applications diverses. L'objectif de cette thèse est de concevoir des systèmes d'imagerie extrêmement compacts, intégrés au plus près du détecteur infrarouge refroidi, et idéalement solidaires de celui-ci. J'ai tout d'abord mis en évidence des stratégies pour la simplification et la miniaturisation des systèmes optiques. Parmi elles, les approches menant à des systèmes multivoies semblent être les plus prometteuses pour concevoir des systèmes à la fois compacts et performants. J'ai alors proposé deux architectures multivoies simples, compactes et intégrées au plus près du détecteur infrarouge. La première, de champ d'observation égal à 120°, intègre une matrice de microlentilles à quelques centaines de micromètres seulement du détecteur infrarouge : elle est qualifiée de caméra sur puce. Des défis technologiques ont dû être relevés pour réaliser ce composant. J'ai développé un algorithme de reconstruction d'images et évalué expérimentalement les performances de la caméra. Ce système produit, après traitements, une image échantillonnée au pas de 7,5 µm. Cette valeur est deux fois meilleure que celle qui pourrait être obtenue avec une caméra monovoie classique, associée à un détecteur infrarouge à l'état de l'art actuel, avec un pas pixel de 15 µm. J'ai contribué à la réalisation du second système en développant une méthode originale et simple pour en fabriquer les matrices de microlentilles. Cette technique consiste à mouler par compression de la poudre de bromure de potassium à température ambiante.Ces travaux ouvrent la voie à une nouvelle génération de détecteurs infrarouges, qui intègrent une fonction d'imagerie. / Miniaturizing optical systems is a research area of great interest nowadays: if they were smaller and cheaper, optical systems could be widespread in many applications. This work aims at designing very compact optical systems for imagery applications, which could be integrated near the infrared cryogenic detector and ideally directly on it.First, I have presented original design strategies to simplify and miniaturize optical systems. Approaches which lead to multichannel systems seem to be the most interesting ones to design compact and effective systems. Then, I have proposed two multichannel optical architectures, which are simple, compact, and integrated near the infrared detector. The first camera, which has a field of view equal to 120°, integrates a microlens array at a few hundreds of micrometers only of the infrared detector: it is called a wafer-level camera. Technological challenges have been overcome to manufacture this component. I have developed an image processing method, and assessed the characteristics of the camera experimentally. This system samples the final image with a pitch equal to 7,5 µm. This value is two times better than the one which could be obtained by using a one-channel camera associated with a state-of-the-art infrared detector, with a pixel pitch equal to 15 µm. In order to manufacture the second architecture, I have developed an original and simple method to obtain the microlens arrays, by compression molding of Potassium Bromide powder at ambient temperature. This work gives some elements to design a new generation of infrared detectors with an imagery function.