Disertační práce se zabývá proudovými konvejery CCII v proudovém modu s nízkým napájecím napětím. Potřeba velké rychlosti, vysokého výkonu a nízkého napájecího napětí pro mobilní elektroniku a komunikační systémy a potíže se současným stavem tlačí analogové návrháře k nalezení obvodové architektury a nové nízkopříkonové techniky. Je zde podrobně rozebrána technika složené kaskody a substrátu řízeného tranzistoru, která pomáhá produkci nízkopříkonových nízkovoltových obvodů. Dále jsou rozebrány a diskutovány základní funkční bloky, jako jsou proudová zrcadla, diferenční zesilovače a další, schopné pracovat při nízkých napájecích napětích. Jádrem práce je návrh konvejerů typu CCII s nízkým napájecím napětím. Jsou rozebrány jejich výhody a srovnání s konvenčními obvody. Princip a implementace operačního zesilovače založeného na proudovém konvejeru CCII je v práci navržen a popsán.

L'intégration monolithique de fonctions auxiliaires au coeur d'un interrupteur de puissance permet de simplifier sa mise en oeuvre, de réduire la connectique et donc de fiabiliser ce composant. La conception de tels composants de puissance passe par divers étapes: modélisation, dimensionnement, création de masques, fabrication et test. Dans le milieu académique, ces étapes sont actuellement effectuées par le concepteur, sans aucune assistance. Or, celles-ci peuvent être critiques et induire des erreurs ne permettant pas le fonctionnement du dispositif. Nous proposons d'étudier la mise en place d'une plateforme de Conception et d'Assistance au Prototypage de Systèmes Intégrés sur Silicium (CAPsis). Nous commençons par définir l'architecture ce cette plateforme. Puis nous verrons comment assister le concepteur lors des étapes de modélisation lui servant pour ses simulations lors du dimensionnement. Puis nous présentons la méthode choisie pour l'assistance à la génération des masques d'un dispositif. Enfin nous développons la mise en oeuvre de tout ceci avec la création d'un interrupteur à commutation automatique à coeur VD-MSOFET.

L’augmentation de la densité d’intégration des circuits intégrés nous a amené à étudier, dans le cadre du développement de la technologie CMOS 45 nm, les sources de variabilité inhérentes aux procédés de fabrication utilisés pour ce nœud technologique, et à en déterminer les composantes principales,dans le but ultime de permettre la simulation précise de l’impact de la variabilité technologique à la fois au niveau transistor et circuit. Après un état de l’art des sources de variabilité du transistor MOS et des moyens de simulation associés,ce travail s'est orienté sur les fluctuations d'un facteur technologique difficilement accessible à la mesure statistique qu'est le dopage canal. Ensuite le nœud 45 nm a été étudié expérimentalement via un plan d'expériences.Ceci a permis de connaitre les variations naturelles des facteurs technologiques mais surtout les sensibilités des performances électriques vis-à-vis de ces facteurs.Nous avons pu ainsi identifier les causes prépondérantes de variabilité dues au procédé.Enfin, nous proposons d’améliorer la prise en compte des déviations des facteurs process dans les simulations Monte-Carlo et pire-cas appliquées aux modèles compacts au regard de ces observations expérimentales. / Continuous improvement in integrated circuits density of integration lead us to study process-induced variations in the framework of the 45 nm node, and to determine their principal contributions with the ultimate goal being to allow an accurate simulation of both transistor and circuit level variability. This work starts with a study of the state of the art of variability sources of the MOS transistor and associated simulation means. Then it focuses on the fluctuations of the channel doping, which is a difficult factor to measure statistically.After that we study the 45 nm node through a design of experiment which let us learn about natural variations of process factors but mostly about electrical performances sensitivity to those factors.Thanks to that we could identify major causes of process-induced variability at this stage of this node development. At last, with respect to those experimental results, we propose to enhance the taking in account of process variations in Monte-Carlo and corner simulations applied to compact models.

L'objectif de cette thèse s'oriente principalement sur l'étude du de puisclaquage post-radiatif des MOSFET sances irradiés aux ions lourds. Nous avons pu constater, pour la première fois, une réduction des paramètres de fiabilité et de durée de vie des MOSFET de puissance irradiés aux ions lourds grâce à un protocole de test combinant les connaissances sur les effets des rayonnements et des tests électriques accélérés. Les MOSFET ont été irradiés principalement en absence de polarisation, dans le but de discriminer tout effet dû aux polarisations. Grâce à des irradiations réalisées à différentes valeurs d'énergie, nous nous sommes intéressés aux effets de l'énergie des particules et des pertes d'énergie associées. Nous avons pu constater que la dégradation de la fiabilité des MOSFET ne peut pas être corrélée uniquement à l'énergie perdue par excitation électronique (LET), ou pour des ions avec la même valeur de LET obtenue pour deux énergies différentes, le pire cas a été observé à l'énergie la plus faible. Cette dégradation est même plus importante que celle obtenue à la valeur maximale de LET (au pic de Bragg). Appuyé par des résultats obtenus grâce à des irradiations aux neutrons, nous avons pu proposer une hypothèse qui est basée sur une corrélation entre l'effet des pertes d'énergie associées aux passages des ions et les mécanismes de claquage des diélectriques. / The goal of this thesis is oriented mainly on the study of Post Irradiation Gate Stress (PiGS) of power MOSFETs irradiated with heavy ions. We have seen, for the first time, a reduction of reliability parameters and lifetime of power MOSFETs irradiated with heavy ions using a test panel combining the knowledge of the effects of radiation and accelerated electrical test. MOSFETs were irradiated mainly with no polarization, in order to discriminate any effect attributed to the polarizations. Using irradiation performed at different energy values, we investigated the effects of the energy and energy lost by ionizing and non ionizing process. We have seen that the reliability degradation of MOSFETs can't be correlated only to the energy lost by electron excitation (LET), or ions with the same LET value obtained for two different energies, the worst case was observed at the lowest energy. This degradation is even greater than that obtained with the maximum value of LET (the Bragg peak). Supported by results obtained by neutrons irradiation, we could propose a hypothesis that is based on a correlation between the effect of energy lost associated with the passage of ions and mechanisms of dielectric breakdown.

Les convertisseurs de puissance structurés autour de puces de puissance (IGBT, MOSFET, diodes, ...) sont de plus en plus sollicités dans les systèmes de transport, du ferroviaire à l'aéronautique, en passant par l'automobile. Dans toutes ces applications, la fiabilité des composants constitue encore un point critique. C'est notamment le cas dans la chaîne de traction de véhicules électriques (VE) et hybrides (VH, où les puces sont souvent exposées à de fortes contraintes électriques, thermiques et mécaniques pouvant conduire à la défaillance. Dans ce contexte, l'amélioration des connaissances sur les effets des dégradations des composants semi-conducteurs de puissance et leurs assemblages dus au stress électrothermiques et thermomécaniques est incontournable. En particulier sur la puce semi-conductrice elle-même, siège d'interactions physiques importantes, et en son voisinage immédiat. Les objectifs de la thèse sont de mettre en lumière les stress électro-thermiques et mécaniques dans les puces et leurs effets sur la puce et son voisinage immédiat et à évaluer les effets de dégradations à l'aide de modèles distribués. Les travaux comportent ainsi deux volets. Un volet expérimental original visant la caractérisation électrothermique de puce de puissance (IGBT et diode) sur la base de micro-sections. La piste suivie par cette approche devrait permettre de rendre possible la caractérisation d'un certain nombre de grandeurs physiques (thermiques, électriques et mécaniques) sur les tranches sectionnées des puces sous polarisation (en statique, voire en dynamique) et ainsi contribuer à l'amélioration des connaissances de leur comportement. Ainsi, des cartographies de distributions verticales de température de puce IGBT et diode et de contraintes mécaniques sont présentées. C'est à notre connaissance une voie originale qui devrait permettre de d’ouvrir un large champ d'investigation dans le domaine de la puissance.Le second volet est théorique et consiste à mettre en place un modèle électrothermique distribué de puce IGBT. Cette modélisation comme nous l'envisageons implique de coupler dans un unique environnement (Simplorer) une composante thermique et une composant électrique. Le développement choisi passe par l'utilisation de modèle physique d'IGBT tels que celui de Hefner. Ce modèle est ensuite appliqué pour étudier le rôle et les effets du vieillissement de la métallisation de puce lors de régimes électriques extrêmes répétitifs tels que les courts-circuits. Un aspect original du travail est la démonstration par analyse numérique du mode de défaillance par latch-up dynamique à l'instant de la commande d'ouverture du courant de court-circuit. Ce phénomène bien qu'ayant été observé lors de vieillissement d'IGBT par répétition de courts-circuits n'avait à notre connaissance pas encore été simulé. La modélisation distribuée de la puce et la simulation du phénomène nous a ainsi permis de vérifier certaines hypothèses. / Power modules, organized around power chips (IGBT, MOSFET, diodes, …), are increasingly needed for transportations systems such a rail, aeronautics and automobile. In all these application, power devices reliability is still a critical point. This is particularly the case in the powertrain of hybrid or electric vehicle in which power chips are often subjected to very high electrical and thermal stress levels such as hybrid or electric vehicle, power devices are subjected to very high electrical, thermal and mechanical stress levels which may affect their reliability.Thus, the ability to analyze the coupled phenomena and to accurately predict degradation mechanisms in power semiconductors and their effects due to electro-thermal and thermo-mechanical stress is essential. Especially on the semiconductor chip where significant physical interactions occur and its immediate vicinity. The aim of this work is to highlight the electro-mechanical and thermal stress and their effects on the semiconductor chip and its immediate vicinity, by evaluating the effects of damage using distributed models. This work consists of two parts :An original experimental approach concerning the elctro-thermal characterization of cross section power chips (IGBT and diodes). In this approach, it is exposed for the first time, an original way to characterize vertical thermal distributions inside high power silicon devices under forward bias. Thus, the vertical mapping of temperature and mechanical stress of IGBT and diode chip are presented. The impact of this work that is opens a wide field of investigations in high power semiconductor devices. The second part is theoretical and aims to implementing a distributed electro-thermal model of IGBT chip.The modeling strategy consists on a discretization of the power semiconductor chip in macro-cells with a distributed electro-thermal behavior over the chip area. In case of the IGBT devices each macro-cell is governed by the Hefner model and electrically linked by their terminals. Temperature variable used in these macro-cells are obtained by a nodal 3D-RC thermal model. This allows the distributed electro-thermal problem to be solved homogeneously and simultaneously by a circuit solver such as Simplorer. The aim of this model is to allow the accurate analysis of some effects ine the electrical and thermal coupling over the chip. Especially, this model should allow explaining some effects such as the contacts position over the die metallization and the ageing of the emitter metallization of the chip. In a first step, the model is used to clarify how the current and the temperature map are distributed over the chip according to the relative positions between cells and wire bond contacts on the top-metal during short-circuit operation. In a second step, we will show how dynamic latch-up failures may occur when trying to turn-off a short circuit process.

L’avion plus électrique demande des modules de puissances de plus en plus performants dans les domaines de la fiabilité et de la maîtrise de la durée de vie restante. Le remplacement des systèmes hydrauliques et pneumatiques par des actionneurs électriques et leurs convertisseurs associés est, aujourd’hui, un moyen efficace de réduire les coûts de maintenance et la consommation de carburant. L’ajout de composantes électriques est également un bon moyen d’augmenter la fiabilité des systèmes. La fiabilité est toujours étudiée à partir de contraintes cycliques accélérées. La tendance actuelle est d’embarquer des fonctions de suivi de l’état de santé dans les modules de puissance pour permettre la prédiction de la durée de vie restante. Cette approche implique des modifications du circuit afin de mettre en place des capteurs et est souvent dédiée à un mode de défaillance en particulier. Cette thèse propose une approche par apprentissage du suivi de l’état de santé de modules de puissance à base de MOSFET en carbure de silicium. Une large étude bibliographique a permis de créer et de réaliser un banc de test instrumenté permettant de mettre en œuvre des défaillances attendues dans les modules de puissance mais aussi d’enregistrer un grand nombre de paramètres électriques au cours de la vie du module. Ces paramètres montrent une évolution au cours du vieillissement du module en fonction des modes de défaillances. Un modèle de réseaux neuronaux s’appuie sur la dérive de ces paramètres pour établir le pronostic de durée de vie restante d’un module de puissance à chaque instant de son utilisation normale / More electrical aircraft requires power modules of higher performances, especially in terms of reliability with a control of lifetime. The replacement of hydraulic and pneumatic systems by electric actuators and their associated converters is the present trend to reduce maintenance cost and fuel consumption. Adding more electric components is also thought as a good way to increase reliability in systems. Reliability is still analysed from accelerated stress cycles. A large volume of data must be obtained in various conditions to assert a pertinent extrapolation of remaining lifetime during operation. A trend is to embed some condition monitoring functions in power modules to help predict the remaining lifetime. This approach is the field of hardware developments with respect to sensors and decorrelation methods but mainly dedicated to one particular failure. This thesis presents a learning approach of silicon carbide MOSFET based power modules condition monitoring. A large literature study has led to the elaboration of a test plan and an instrumented test bench. This test bench allows an accelerated lifespan of power module and an on-line recording of several electrical parameters. These parameters shows a drift according to the power module ageing. A neural network model based on these parameters drifts has been constructed to estimate the remaining useful lifetime of a power module in normal operation

Le développement de la technologie des composants CMOS ultimes à grille ultra-courte (L < 20 nm) se heurte à de nombreuses difficultés technologiques, mais également à des limites thermiques qui perturbent notablement les règles de mise à l'échelle communément employées jusqu'à présent. Les fortes densités de courant obtenues dans des zones actives aussi réduites génèrent un important échauffement local (par effet Joule), lié à l'émission de phonons par les porteurs chauds, qui peut conduire à des réductions très sensibles des performances, voire à des défaillances. Ce phénomène est identifié comme un des plus critiques pour la poursuite de l'augmentation de la densité d'intégration des circuits. Cela est particulièrement crucial dans les technologies SOI (silicium sur isolant), où la présence de l'isolant enterré constitue un frein à l'évacuation de la chaleur. À l'échelle nanométrique, l'étude théorique de ces phénomènes d'échauffement n'est plus possible par des modèles macroscopiques (coefficient de diffusion de la chaleur) mais nécessite une description microscopique détaillée des transferts de chaleur qui sont localement hors d’équilibre. Il s'agit donc de modéliser de façon appropriée, non seulement le transport électronique et la génération de phonons, mais aussi le transport de phonons hors équilibre et les interactions phonons-phonons et électrons-phonons.Le formalisme de l’équation de transport de Boltzmann (BTE) est très bien adapté à l'étude de ce problème. En effet, il est largement utilisé depuis des années pour l'étude du transport des particules chargées dans les composants semi-conducteurs. Ce formalisme est beaucoup moins standard pour étudier le transport des phonons. Une des problématiques de ce travail concerne le couplage de la résolution de la BTE des phonons avec celle des électrons.Ce travail de thèse a développé un algorithme de calcul du transport de phonons par résolution directe de la BTE des phonons. Cet algorithme de transport de phonon a été couplé au transport électronique simulé grâce au logiciel "MONACO" basé sur une résolution statistique (ou Monte Carlo) de la BTE. Finalement, ce nouveau simulateur électrothermique a été utilisé pour étudier les effets d’auto échauffement dans des nano-transistors. L’intérêt principal de ces travaux est de permettre une analyse du transport electro-thermique au-delà d’une approche macroscopique (respectivement formalisme de Fourier pour la thermique et dérive-diffusion pour le courant). En effet, il donne accès aux distributions de phonons dans le dispositif et pour chaque mode de phonon. En particulier, ce simulateur apporte une meilleure compréhension des effets des électrons chauds sur les points chauds et leur relaxation dans les accès. / The ultra-short gate (LG < 20 nm) CMOS components (Complementary Metal-Oxide-Semiconductor) face thermal limitations due to significant local heating induced by phonon emission by hot carriers in active regions of reduced size. This phenomenon, called self-heating effect, is identified as one of the most critical for the continuous increase in the integration density of circuits. This is especially crucial in SOI technology (silicon on insulator), where the presence of the buried insulator hinders the dissipation of heat.At the nanoscale, the theoretical study of these heating phenomena, which cannot be led using the macroscopic models (heat diffusion coefficient), requires a detailed microscopic description of heat transfers that are locally non-equilibrium. It is therefore appropriate to model, not only the electron transport and the phonon generation, but also the phonon transport and the phonon-phonon and electron-phonon interactions. The formalism of the Boltzmann transport equation (BTE) is very suitable to study this problem. In fact, it is widely used for years to study the transport of charged particles in semiconductor components. This formalism is much less standard to study the transport of phonons. One of the problems of this work concerns the coupling of the phonon BTE with the electron transport.In this context, wse have developed an algorithm to calculate the transport of phonons by the direct solution of the phonon BTE. This algorithm of phonon transport was coupled with the electron transport simulated by the simulator "MONACO" based on a statistical (Monte Carlo) solution of the BTE. Finally, this new electro-thermal simulator was used to study the self-heating effects in nano-transistors. The main interest of this work is to provide an analysis of electro-thermal transport beyond a macroscopic approach (Fourier formalism for thermal transport and the drift-diffusion approach for electric current, respectively). Indeed, it provides access to the distributions of phonons in the device for each phonon mode. In particular, the simulator provides a better understanding of the hot electron effects at the hot spots and of the electron relaxation in the access.

Le carbure de silicium (SiC) semble être actuellement le candidat le plus viable des semi-conducteurs à large bande interdite pour remplacer le silicium (Si) dans un avenir proche. En raison de ses propriétés intrinsèques, le SiC permet de développer des dispositifs à semi-conducteurs aux caractéristiques supérieures offrant de grandes améliorations de performances, et se traduisant également par des conceptions plus efficaces et compactes dans diverses applications de l'électronique de puissance. Les MOSFET de 1,2 kV SiC, de loin les composants les plus répandus de la famille pour équiper les sources de puissance, ont rapidement été déployés pour remplacer les modules IGBT Si en raison de leur résistance à l'état passant faible et de leurs excellentes performances de commutation dans toutes les plages de température. Cependant, encore à un stade précoce de développement, les MOSFET SiC présentent leurs problèmes techniques et économiques propres, lesquels problèmes ont freiné leur expansion en électronique de puissance. La caractérisation et la modélisation, en particulier l'état de fonctionnement du MOSFET SiC, ont été examinées dans le cadre de cette thèse afin de mettre en lumière les spécificités et les conséquences qui en découlent sur la conception des convertisseurs de puissance. C’est ainsi qu’une méthodologie de caractérisation statique pour les MOSFET à haute tension a été développée. Les caractéristiques ont été mesurées par méthodes appropriées permettant à la température de la jonction de rester constante pendant la mesure. Les résultats expérimentaux ont été analysés et comparés à ceux relatifs aux dispositifs conventionnels en Si. Ensuite, un nouveau modèle compact du module MOSFET SiC a été mis au point sur le logiciel Saber pour des simulations orientées circuit. Ce modèle prend en compte les phénomènes physiques observés, notamment les effets des pièges d’interface, le comportement JFET intrinsèque, le canal court et la température. En tant que version modifiée de Shichman Hodges, le modèle utilise un nombre raisonnable de paramètres d’ajustement, lesquels sont principalement extraits par identification des courbes de données expérimentales à l’aide d’un logiciel d’optimisation, et pour les autres étant basés sur les données disponibles dans la fiche technique du composant étudié. Finalement, nous avons abordé la caractérisation électro-thermique des MOSFET de SiC. Pour remédier à la présence de pièges d'interface, des bancs de test dédiés ont été développés pour la mesure de la température MOSFET au SiC sur la base du TSEP. Une simulation par éléments finis 3D (FEM) est réalisée pour étudier la distribution thermique à l'intérieur du module. En comparant avec les expériences, le modèle électro-thermique a été validé avec une précision acceptable. / Silicon carbide (SiC) has actively been emerged as the most viable candidate of the wide band gap (WBG) semiconductors to replace silicon (Si) in the near future. Due to its inherent properties, SiC enables the development of new generation semiconductor devices that offer great performance improvements, resulting in more efficient and compact designs in various power electronics applications. The 1.2 kV SiC MOSFETs, which are by far the most important devices in the SiC family, have been quickly used as the replacement of Si IGBTs in many applications due to their superior characteristics. However, at an early stage of development, SiC MOSFETs come with their own list of technical and economic issues which have somehow limited their widespread implementation for power electronics applications. The characterization and modeling, in particular on-state of the SiC MOSFET, have been investigated in this dissertation to develop insight of the unique characteristics along with the effects on the design of power converters. In such a way, the characterization test benches for high voltage power MOSFETs have been developed. The device is characterized using appropriate methods, which allows the junction temperature to remain constant during the measurement. The characteristics are then analyzed and compared to these of Si counterpart to provide further understanding of SiC MOSFETs. Subsequently, a novel compact model has been developed for circuit simulation, taking into account physical phenomena including interface traps, short-channel, intrinsic JFET and temperature effects. As a modified version of the Shichman Hodges, the model employs a few adjustment parameters, which are mostly derived from curve fitting of experimental data, using optimization tool software. The proposed model with fairly simple current equation thus is expedient to represent the DC behavior of power MOSFET for a wide range of operation conditions. In the end, the thermal characterization of SiC MOSFETs is examined. The on-resistance has been proposed as a temperature-sensitive electrical parameter (TSEP) to estimate the junction temperature. In the presence of the interface traps, the dedicated test benches have been developed for SiC MOSFET temperature measurement based on TSEP. 3D Finite element (FEM) simulation is performed to investigate thermal distribution inside the module. By comparing with the experiments, the electro-thermal model is validated with acceptable accuracy.

La substitution du canal de silicium par un semi-conducteur III-V est une des voies envisagées pour accroitre la mobilité des électrons dans les transistors n-MOSFET et ainsi réduire la consommation des circuits. Afin de réduire les coûts et de profiter des plateformes industrielles de la microélectronique, les transistors III-V doivent être réalisés sur des substrats de silicium. Cependant, la différence de paramètre de maille entre le Si et les couches III-V induit de nombreux défauts cristallins dans le canal du transistor, diminuant la mobilité des porteurs. L’objectif de cette thèse est la réalisation de transistors à canal III-V sur substrat de silicium au sein de la plateforme microélectronique du CEA Leti. Dans le cadre de ces travaux, deux filières technologiques d’intégration ont été développées pour la réalisation de transistors tri-gate à base d’In0,53Ga0,47As sur substrat de silicium : par un collage moléculaire d’une couche d’InGaAs sur InP et par une épitaxie directe de la couche d’InGaAs sur substrat Si. Les différentes étapes technologiques spécifiques à l’InGaAs ont été mises au point au cours de ces travaux, en prenant en compte les contraintes de contamination des équipements. Le traitement de surface de l’InGaAs et le dépôt du diélectrique de grille à haute permittivité (type high-k) par ALD ont été particulièrement étudiés afin de réduire la quantité d’états d’interface (Dit) et d’optimiser l’EOT. Pour cela, des analyses XPS et des mesures électriques C(V) de capacités MOS ont été réalisées à l’échelle d’un substrat de 300mm de diamètre. / The replacement of the silicon channel by III-V materials is investigated to increase the electron mobility in the channel and reduce the power consumption. In order to decrease the cost and to take advantage of the microelectronic silicon platform, III-V transistors must be built on Silicon substrates. However, the lattice parameter mismatch between Silicon and the III-V layers leads to a high defects density in the channel and reduces the carrier mobility. This thesis aims to realize III-V transistors on silicon substrate in the CEA-Leti microelectronic clean room. In the frame of this PhD, two integration process are elaborated to realize In0,53Ga0,47As tri-gate transistors on silicon: the molecular bonding of an InGaAs layer grown on a InP substrate, and the direct epitaxy of InGaAs on a silicon substrate. The fabrication steps for InGaAs transistors were developed, taking into account the clean room contamination restriction. InGaAs surface treatment and high-permittivity dielectric deposition by ALD are studied in order to reduce the density of interface states (Dit) and to optimize the EOT. XPS analysis and C(V) measurement are performed at the scale of a 300mm Silicon substrate.

L'introduction de la supraconductivité dans des structures de type MOSFET en silicium ouvre de nouvelles perspectives dans la recherche en physique. Dans cette thèse, on s'intéresse aux propriétés de transport électronique au sein d'un MOSFET fabriqué avec des sources et drains supraconducteurs. Afin de garantir la reproductibilité de ces dispositifs, il est important d'intégrer des matériaux supraconducteurs compatibles avec la technologie CMOS exploitant la technologie silicium qui a pour énorme avantage d'être véritablement fiable et mature. L'idée fondamentale est de réaliser un nouveau type de circuit supraconducteur avec une géométrie de type transistor dans lequel un supracourant non dissipatif circulant au sein du dispositif, de la source vers le drain, serait modulé par une tension de grille : un JOFET. Une perspective importante est la réalisation d'un qubit supraconducteur grâce à une technologie parfaitement reproductible et mature. Cependant, à très basse température et avec la diminution de la taille des dispositifs, deux phénomènes a priori antagonistes entrent en compétition, à savoir la supraconductivité qui implique un grand nombre d'électrons condensés dans le même état quantique macroscopique et l'interaction Coulombienne qui décrit des processus de transport à une particule. L'intérêt de l'étude est donc de réaliser de tels transistors afin de mieux comprendre comment ce genre de dispositif hybride peut s'adapter à des propriétés opposées. Dans cette thèse, j'ai étudié deux façons d'introduire la supraconductivité dans nos dispositifs. La première option est de réaliser des sources et drains en silicium rendus supraconducteurs par dopage en bore et recuit laser effectué grâce à des techniques de dopage hors-équilibre robustes et bien maîtrisées. Même si la supraconductivité du silicium très fortement dopé en bore est connue depuis 2006 et son état supraconducteur a été très bien caractérisé sur des couches bidimensionnelles, la supraconductivité du SOI, qui est le substrat initial à la base de certains transistors, n'a jamais encore été testée et étudiée. L'objectif est de pouvoir adapter ces techniques de dopage au SOI afin de le rendre supraconducteur et de pouvoir l'intégrer par la suite dans des dispositifs de type MOSFET. La seconde option considérée est la réalisation de source et drain à base de siliciures supraconducteurs tel que le PtSi. Ce siliciure est intéressant du point de vue de sa température critique relativement haute de 1K. D'un point de vue technologique, les MOSFETs à barrière Schottky présentant des contacts en PtSi supraconducteur ont été élaborés au CEA/LETI. Les mesures à très basse température au sein d'un cryostat à dilution ont mis en évidence cette compétition entre la supraconductivité et les effets d'interaction Coulombienne et ont également révélé la supraconductivité dans le MOSFET comportant des contacts en PtSi grâce notamment à l'observation du gap induit dans le dispositif. / Superconducting transport through a silicon MOSFET can open up many new possibilities ranging from fundamental research to industrial applications. In this thesis, we investigate the electric transport properties of a MOSFET built with superconducting source and drain contacts. Due to their advantages in terms of scalability and reproducibility, we want to integrate superconducting materials compatible with CMOS technology, thus exploiting the reliable and mature silicon technology. The idea is to realize a new type of superconducting circuits in a transistor geometry in which a non-dissipative supercurrent flowing through the device from source to drain will be modulated by a gate: a JOFET. One important outcome is the realization of superconducting qubits in a perfectly reproducible and mature technology. However, at low temperature and with the reduction of the size of the devices, two antagonistic phenomena appear. The dissipation-free transport of Cooper pairs competes with lossy single-particle processes due to Coulomb interactions. The goal is to understand how these two conflicting properties manifest in such hybrid devices. In this thesis, I studied two different ways of introducing superconductivity in the devices. We deployed a high boron doping and a laser annealing provided by well-controlled out-of-equilibrium doping techniques to make the silicon superconducting. Although highly boron-doped silicon has been known to be superconducting since 2006, superconductivity of SOI, the basic brick of some transistors, was never tested before. We aim at adapting those doping techniques on SOI in order to make it superconducting and to integrate it in transistor-like devices. In a second project, we study source and drain contacts fabricated with superconducting silicides such as PtSi. Such Schottky barrier MOSFETs with superconducting PtSi contacts are elaborated at the CEA/LETI. Measurements at very low temperature revealed the competition between superconductivity and Coulomb interactions and moreover, have brought evidence of superconductivity in PtSi based silicon Schottky barrier MOSFET.