Foi estudado o comportamento do As (dopante tipo n) em dois tipos diferentes de substratos de Si: bulk e SIMOX (Separation by IMplanted OXygen). Ambos os substratos receberam uma implantação de 5x1014 cm-2 de As+ com energia de 20 keV. Após as implantações, as amostras foram recozidas por um dos dois processos a seguir: recozimento rápido (RTA, Rapid Thermal Annealing) ou convencional (FA, Furnace Annealing). A caracterização física e elétrica foi feita através do uso de diversas técnicas: SIMS (Secondary Ion Mass Spectrometry), RBS (Rutherford Backscattering Spectrometry), MEIS (Medium Energy Ion Scattering), medidas de resistência de folha, medidas Hall e medidas de perfil de portadores por oxidação anódica. Na comparação entre os substratos SIMOX e Si bulk, os resultados indicaram que o SIMOX se mostrou superior ao Si bulk em todos os aspectos, ou seja, menor concentração de defeitos e menor perda de dopantes para a atmosfera após os recozimentos, maior concentração de portadores e menor resistência de folha. A substitucionalidade do As foi maior no SIMOX após RTA, mas semelhante nos dois substratos após FA. Na comparação entre RTA e FA, o primeiro método se mostrou mais eficiente em todos os aspectos mencionados acima. As explicações para o comportamento observado foram atribuídas à presença de maior concentração de vacâncias no SIMOX do que no Si bulk e à interação destas vacâncias com os dopantes.

Esta Tese apresenta os resultados da simulação do transporte eletrônico em três dimensões (3D) no nano dispositivo eletrônico conhecido como “SOI-FinFET”. Este dispositivo é um transistor MOS em tecnologia Silício sobre Isolante – “Silicon-on- Insulator”, SOI – com porta dupla e cujo canal e zonas de fonte e dreno são realizadas em uma estrutura nanométrica vertical de silício chamada de “finger” ou “fin”. Como introdução ao dispositivo em questão, é feita uma revisão básica sobre a tecnologia e transistores SOI e sobre MOSFETs de múltiplas portas. A implementação de um modelo tipo “charge-sheet” para o transistor SOI-MOSFET totalmente depletado e uma modelagem deste dispositivo em altas frequências também é apresentada. A geometria do “fin” é escalada para valores menores do que 100 nm, com uma espessura entre 10 e 20 nm. Um dos objetivos deste trabalho é a definição de parâmetros para o SOI-FinFET que o viabilizem para a tecnologia de 22 nm, com um comprimento efetivo de canal menor do que 20 nm. O transistor FinFET e uma estrutura básica simplificada para simulação numérica em 3D são descritos, sendo utilizados dados de tecnologias atuais de fabricação. São apresentados resultados de simulação numérica 3D (curvas ID-VG, ID-VD, etc.) evidenciando as principais características de funcionamento do FinFET. É analisada a influência da espessura e dopagem do “fin” e do comprimento físico do canal em parâmetros importantes como a tensão de limiar e a inclinação de sublimiar. São consideradas e analisadas duas possibilidades de dopagens da área ativa do “fin”: (1) o caso em que esta pode ser considerada não dopada, sendo baixíssima a probabilidade da presença de dopantes ativos, e (2) o caso de um alto número de dopantes ativos (> 10 é provável). Uma comparação entre dois simuladores numéricos 3D de dispositivos é realizada no intuito de explicitar diferenças entre modelos de simulação e características de descrição de estruturas 3D. São apresentadas e analisadas medidas em dispositivos FinFET experimentais. Dois métodos de extração de resistência série parasita são utilizados em FinFETs simulados e caracterizados experimentalmente. Para finalizar, são resumidas as principais conclusões deste trabalho e são propostos os trabalhos futuros e novas diretivas na pesquisa dos transistores FinFETs. / This thesis presents the results of 3D-numerical simulation of electron transport in double-gate SOI-FinFETs in the decanometer size range. A basic review on the SOI technology and multiple gates MOSFETs is presented. The implementation of a chargesheet model for the fully-depleted SOI-MOSFET and a high frequency modeling of this device are first presented for a planar device topology. The second part of this work deals with FinFETs, a non-planar topology. The geometry of the silicon nano-wire (or “fin”) in this thesis is scaled down well below 100 nm, with fin thickness in the range of 10 to 20 nm. This work addresses the parameters for a viable 22 nm CMOS node, with electrical effective channel lengths below 20 nm. The basic 3D structure of the FinFET transistor is described in detail, then it is simulated with various device structural parameters, and results of 3D-numerical simulation (ID-VG curves, ID-VD, etc.), showing the main features of operation of this device, are presented. The impacts of varying silicon fin thicknesses, physical channel lengths, and silicon fin doping concentration on both the average threshold voltage and the subthreshold slope are investigated. With respect to the doping concentration, the discrete and highly statistical nature of impurity presence in the active area of the nanometer-range fin is considered in two limiting cases: (1) the zero-doping or undoped case, for highly improbable presence of active dopants, and (2) the many-dopants case, or high number (> 10 are probable) of active dopants in the device channel. A comparison between two 3D-numerical device simulators is performed in order to clarify differences between simulation models and features of the description of 3D structures. A structure for SOIFinFETs is optimized, for the undoped fin, showing its applicability for devices with electrical effective channel lengths below 20 nm. SOI-FinFET measurements were performed on experimental devices, analyzed and compared to device simulation results. This thesis uses parasitic resistance extraction methods that are tested in FinFET simulations and measurements. Finally, the main conclusions of this work are summarized and the future work and new directions in the FinFETs research are proposed.

A metodologia de projeto semi-customizado usando associações trapezoidais de transistores (TATs) é especialmente viável para o projeto de circuitos integrados mistos analógico- digitais. Vários trabalhos foram desenvolvidos demonstrando exemplos de aplicações que geraram bons resultados utilizando esta metodologia. Entretanto, ficou evidente a falta de ferramentas de CAD apropriadas para automatizar o processo de síntese dos circuitos. Para preencher esta lacuna, foi desenvolvido o LIT, uma ferramenta de CAD especializada na geração do layout de células analógicas utilizando associações de transistores. O principal desafio da técnica de associações trapezoidais é a escolha adequada da associação equivalente ao transistor simples, de modo que os efeitos negativos da substituição deste transistor no desempenho do circuito sejam os menores possíveis. Podem existir diversas opções de associações equivalentes, e a escolha da mais adequada nem sempre é uma tarefa direta e intuitiva.O objetivo deste trabalho é a criação de ferramentas de auxílio ao projeto de circuitos analógicos utilizando a técnica de associação série-paralela de transistores MOS (Metal- Oxide-Semiconductor), desde o dimensionamento do circuito até a descrição do layout em formato de troca. Pretende-se fazer com que o tempo total de projeto seja reduzido e seus custos diminuídos. Além disso, o projeto visando a manufaturabilidade, de fundamental importância em tecnologias sub-micrométricas, também é abordado na ferramenta através da busca pela regularidade do layout. Um novo conceito de associação de transistores é introduzido: a associação do tipo T (TST - T-Shaped Transistor). Esta associação caracteriza-se por seu formato trapezoidal, porém sem limite quanto ao tamanho dos transistores unitários, os quais são considerados, em trabalhos anteriores sobre TATs (associações trapezoidais de transistores), como sendo todos iguais. Assim, uma ou duas variáveis livres a mais ficam disponíveis ao projetista, dando a liberdade da escolha de até quatro dimensões para os TSTs, o que faz com que o projeto se torne mais flexível. A modelagem deste tipo de associação é desenvolvida neste trabalho de modo que os efeitos de segunda ordem sejam previstos no desempenho geral do circuito e a verificação experimental comparada com simulações. / The semi-custom design methodology using trapezoidal associations of transistors (TATs) is specially viable for the design of mixed-signal integrated circuits. Several works have been developed demonstrating examples of applications that generated good results using this methodology. However, there is a lack of specific CAD tools able to automate the synthesis procedure. In order to fill this need, the LIT tool was developed. LIT is a CAD tool specialized in layout generation of analog cells using associations of transistors. The main challenge is the choice of the correct equivalent association for a given single transistor, in such a way that negative effects related to this substitution are minimized. The most adequate choice is not a direct and intuitive task, because many options of associations exist. The goal of this work is to develop a tool for the aid of analog circuits design using series-parallel associations of MOS transistors, from circuit sizing phase to layout description. Total time and costs can be reduced with this tool. Moreover, design for manufacturability is also improved through layout regularity. A new concept of associations of transistors is introduced: the T-Shaped Transistor (TST). The main characteristic of this association is its trapezoidal format, but with no limit on the sizes of unit transistors, which were fixed in previous works about TATs (Trapezoidal Associations of Transistors). Then, one or two more free variables are available to the designer, giving him the possibility to work with up to four dimensions for the TSTs. A model of this kind of association is developed in this work, since it is needed to prevent or minimize second order effects that degrade circuit performance. Experimental comparison with simulations are also presented.

A miniaturização de dispositivos tecnológicos levou à percepção de novas classes de efeitos devidos ao con namento quântico e à mudança na proporção entre número de átomos presentes na superfície e no volume de estruturas que atingem a escala nanométrica, levando à noção de nanociência e nanotecnologia. Dentre os desa os impostos por essas áreas emergentes encontram-se os desa os para os métodos analíticos, em particular para os métodos baseados em feixes de íons, que tiveram um papel fundamental na tecnologia do silício. O uso de feixes de íons para a caracterização de nanoestruturas não é muito difundido devido a limitações na resolução espacial e no dano causado pelos íons energéticos incidentes nas nanoestruturas. Nesta tese é apresentado o estado da arte das aplicações da análise por feixes de íons na nanotecnologia e são descritos avanços direcionados à adoção de métodos analíticos de feixes de íons para as nanociências. Serão abordados os principais métodos de per lometria com alta resolução em profundidade, em especí co a per lometria utilizando reações nucleares com ressonâncias estreitas em suas curvas de seção de choque (RNRA, do inglês Resonant Nuclear Reaction Analysis ) e espalhamento de íons de energias intermediárias (MEIS do inglês Medium Energy Ion Scattering ). Uma vez que os modelos convencionais, baseados em uma aproximação Gaussiana, não são adequados para descrever o espectro de espalhamento de íons correspondente a estruturas nanométricas, neste trabalho foram desenvolvidos modelos que descrevem adequadamente os processos de perda de energia dos íons na matéria, viabilizando a adoção sistemática de espalhamento de íons de energias intermediárias para a análise de nanoestruturas. Aplica ções recentes de RNRA e MEIS para eletrodos de porta metálicos e dielétricos com alta constante dielétrica sendo incorporados à tecnologia MOSFET atual são apresentadas como avaliação dos métodos. / Device miniaturization revealed a new class of e ects due to quantum con nement and a di erent ration between the number of surface and bulk atoms as compared to macroscopic structures, giving rise to nanoscience and nanotechnology. Among the challenges imposed by these emerging areas are those related to the analytical techniques for material science, especially for ion beam analysis techniques (IBA). These techniques played a key role in the development of silicon technology. However, ion beam analysis is not of widespread use for nanostructure characterization due to limitation on the spatial resolution and also the damage caused by the energetic impinging ions at the target nanostructures. This thesis present state of the art applications of ion beam analysis for nanotechnology, describing advanced aimed at a more systematic use of analytical techniques based on ion beams for nanosciences. Detailed description of resonant nuclear reaction analysis (RNRA) medium energy ion scattering (MEIS) are presented, followed by the development of advanced ion energy loss models for high resolution depth pro ling using MEIS. The evaluation of RNRA e MEIS are presented based on recent applications for metal gates and high-k gate dielectrics of latest generation Metal-Oxide-Semiconductor Field-E ect Transistor (MOSFET) devices.

O ruído de baixa frequência é um limitador de desempenho em circuitos analógicos, digitais e de radiofrequência, introduzindo ruído de fase em osciladores e reduzindo a estabilidade de células SRAM, por exemplo. Transistores de efeito de campo de metalóxido- semicondutor (MOSFETs) são conhecidos pelos elevados níveis de ruído 1= f e telegráfico, cuja potência pode ser ordens de magnitude maior do que a observada para ruído térmico para frequências de até dezenas de kHz. Além disso, com o avanço da tecnologia, a frequência de corner —isto é, a frequência na qual as contribuições dos ruídos térmico e shot superam a contribuição do ruído 1= f — aumenta, tornando os ruídos 1= f e telegráfico os mecanismos dominantes de ruído na tecnologia CMOS para frequências de até centenas de MHz. Mais ainda, o ruído de baixa frequência em transistores nanométricos pode variar significativamente de dispositivo para dispositivo, o que torna a variabilidade de ruído um aspecto importante para tecnologias MOS modernas. Para assegurar o projeto adequado de circuitos do ponto de vista de ruído, é necessário, portanto, identificar os mecanismos fundamentais responsáveis pelo ruído de baixa frequência em MOSFETs e desenvolver modelos capazes de considerar as dependências do ruído com geometria, polarização e temperatura. Neste trabalho é proposta uma técnica para análise de ruído de baixa frequência baseada na autocorrelação dos espectros de ruído em função de parâmetros como frequência, polarização e temperatura. A metodologia apresentada revela informações importantes sobre os mecanismos responsáveis pelo ruído 1= f que são difíceis de obter de outras formas. As análises de correlação realizadas em três tecnologias CMOS comerciais (140 nm, 65 nm e 45 nm) fornecem evidências contundentes de que o ruído de baixa frequência em transistores MOS tipo-n e tipo-p é composto por um somatório de sinais telegráficos termicamente ativados. / Low-frequency noise (LFN) is a performance limiter for analog, digital and RF circuits, introducing phase noise in oscillators and reducing the stability of SRAM cells, for example. Metal-oxide-semiconductor field-effect-transistors (MOSFETs) are known for their particularly high 1= f and random telegraph noise levels, whose power may be orders of magnitude larger than thermal noise for frequencies up to dozens of kHz. With the technology scaling, the corner frequency — i.e. the frequency at which the contributions of thermal and shot noises to noise power overshadow that of the 1= f noise — is increased, making 1= f and random telegraph signal (RTS) the dominant noise mechanism in CMOS technologies for frequencies up to several MHz. Additionally, the LFN levels from device-to-device can vary several orders of magnitude in deeply-scaled devices, making LFN variability a major concern in advanced MOS technologies. Therefore, to assure proper circuit design in this scenario, it is necessary to identify the fundamental mechanisms responsible for MOSFET LFN, in order to provide accurate LFN models that account not only for the average noise power, but also for its variability and dependences on geometry, bias and temperature. In this work, a new variability-based LFN analysis technique is introduced, employing the autocorrelation of multiple LFN spectra in terms of parameters such as frequency, bias and temperature. This technique reveals information about the mechanisms responsible for the 1= f noise that is difficult to obtain otherwise. The correlation analyses performed on three different commercial mixed-signal CMOS technologies (140-nm, 65-nm and 40-nm) provide strong evidence that the LFN of both n- and p-type MOS transistors is primarily composed of the superposition of thermally activated random telegraph signals (RTS).

A metodologia de projeto semi-customizado usando associações trapezoidais de transistores (TATs) é especialmente viável para o projeto de circuitos integrados mistos analógico- digitais. Vários trabalhos foram desenvolvidos demonstrando exemplos de aplicações que geraram bons resultados utilizando esta metodologia. Entretanto, ficou evidente a falta de ferramentas de CAD apropriadas para automatizar o processo de síntese dos circuitos. Para preencher esta lacuna, foi desenvolvido o LIT, uma ferramenta de CAD especializada na geração do layout de células analógicas utilizando associações de transistores. O principal desafio da técnica de associações trapezoidais é a escolha adequada da associação equivalente ao transistor simples, de modo que os efeitos negativos da substituição deste transistor no desempenho do circuito sejam os menores possíveis. Podem existir diversas opções de associações equivalentes, e a escolha da mais adequada nem sempre é uma tarefa direta e intuitiva.O objetivo deste trabalho é a criação de ferramentas de auxílio ao projeto de circuitos analógicos utilizando a técnica de associação série-paralela de transistores MOS (Metal- Oxide-Semiconductor), desde o dimensionamento do circuito até a descrição do layout em formato de troca. Pretende-se fazer com que o tempo total de projeto seja reduzido e seus custos diminuídos. Além disso, o projeto visando a manufaturabilidade, de fundamental importância em tecnologias sub-micrométricas, também é abordado na ferramenta através da busca pela regularidade do layout. Um novo conceito de associação de transistores é introduzido: a associação do tipo T (TST - T-Shaped Transistor). Esta associação caracteriza-se por seu formato trapezoidal, porém sem limite quanto ao tamanho dos transistores unitários, os quais são considerados, em trabalhos anteriores sobre TATs (associações trapezoidais de transistores), como sendo todos iguais. Assim, uma ou duas variáveis livres a mais ficam disponíveis ao projetista, dando a liberdade da escolha de até quatro dimensões para os TSTs, o que faz com que o projeto se torne mais flexível. A modelagem deste tipo de associação é desenvolvida neste trabalho de modo que os efeitos de segunda ordem sejam previstos no desempenho geral do circuito e a verificação experimental comparada com simulações. / The semi-custom design methodology using trapezoidal associations of transistors (TATs) is specially viable for the design of mixed-signal integrated circuits. Several works have been developed demonstrating examples of applications that generated good results using this methodology. However, there is a lack of specific CAD tools able to automate the synthesis procedure. In order to fill this need, the LIT tool was developed. LIT is a CAD tool specialized in layout generation of analog cells using associations of transistors. The main challenge is the choice of the correct equivalent association for a given single transistor, in such a way that negative effects related to this substitution are minimized. The most adequate choice is not a direct and intuitive task, because many options of associations exist. The goal of this work is to develop a tool for the aid of analog circuits design using series-parallel associations of MOS transistors, from circuit sizing phase to layout description. Total time and costs can be reduced with this tool. Moreover, design for manufacturability is also improved through layout regularity. A new concept of associations of transistors is introduced: the T-Shaped Transistor (TST). The main characteristic of this association is its trapezoidal format, but with no limit on the sizes of unit transistors, which were fixed in previous works about TATs (Trapezoidal Associations of Transistors). Then, one or two more free variables are available to the designer, giving him the possibility to work with up to four dimensions for the TSTs. A model of this kind of association is developed in this work, since it is needed to prevent or minimize second order effects that degrade circuit performance. Experimental comparison with simulations are also presented.

Foi estudado o comportamento do As (dopante tipo n) em dois tipos diferentes de substratos de Si: bulk e SIMOX (Separation by IMplanted OXygen). Ambos os substratos receberam uma implantação de 5x1014 cm-2 de As+ com energia de 20 keV. Após as implantações, as amostras foram recozidas por um dos dois processos a seguir: recozimento rápido (RTA, Rapid Thermal Annealing) ou convencional (FA, Furnace Annealing). A caracterização física e elétrica foi feita através do uso de diversas técnicas: SIMS (Secondary Ion Mass Spectrometry), RBS (Rutherford Backscattering Spectrometry), MEIS (Medium Energy Ion Scattering), medidas de resistência de folha, medidas Hall e medidas de perfil de portadores por oxidação anódica. Na comparação entre os substratos SIMOX e Si bulk, os resultados indicaram que o SIMOX se mostrou superior ao Si bulk em todos os aspectos, ou seja, menor concentração de defeitos e menor perda de dopantes para a atmosfera após os recozimentos, maior concentração de portadores e menor resistência de folha. A substitucionalidade do As foi maior no SIMOX após RTA, mas semelhante nos dois substratos após FA. Na comparação entre RTA e FA, o primeiro método se mostrou mais eficiente em todos os aspectos mencionados acima. As explicações para o comportamento observado foram atribuídas à presença de maior concentração de vacâncias no SIMOX do que no Si bulk e à interação destas vacâncias com os dopantes.

abstract: The scaling of transistors has numerous advantages such as increased memory density, less power consumption and better performance; but on the other hand, they also give rise to many reliability issues. One of the major reliability issue is the hot carrier injection and the effect it has on device degradation over time which causes serious circuit malfunctions. Hot carrier injection has been studied from early 1980's and a lot of research has been done on the various hot carrier injection mechanisms and how the devices get damaged due to this effect. However, most of the existing hot carrier degradation models do not consider the physics involved in the degradation process and they just calculate the change in threshold voltage for different stress voltages and time. Based on this, an analytical expression is formulated that predicts the device lifetime. This thesis starts by discussing various hot carrier injection mechanisms and the effects it has on the device. Studies have shown charges getting trapped in gate oxide and interface trap generation are two mechanisms for device degradation. How various device parameters get affected due to these traps is discussed here. The physics based models such as lucky hot electron model and substrate current model are presented and gives an idea how the gate current and substrate current can be related to hot carrier injection and density of traps created. Devices are stressed under various voltages and from the experimental data obtained, the density of trapped charges and interface traps are calculated using mid-gap technique. In this thesis, a simple analytical model based on substrate current is used to calculate the density of trapped charges in oxide and interface traps generated and it is a function of stress voltage and stress time. The model is verified against the data and the TCAD simulations. Finally, the analytical model is incorporated in a Verilog-A model and based on the surface potential method, the threshold voltage shift due to hot carrier stress is calculated. / Dissertation/Thesis / Masters Thesis Electrical Engineering 2017

abstract: Two major challenges in the transformer-less, single-phase PV string inverters are common mode leakage currents and double-line-frequency power decoupling. In the proposed doubly-grounded inverter topology with innovative active-power-decoupling approach, both of these issues are simultaneously addressed. The topology allows the PV negative terminal to be directly connected to the neutral, thereby eliminating the common-mode ground-currents. The decoupling capacitance requirement is minimized by a dynamically-variable dc-link with large voltage swing, allowing an all-film-capacitor implementation. Furthermore, the use of wide-bandgap devices enables the converter operation at higher switching frequency, resulting in smaller magnetic components. The operating principles, design and optimization, and control methods are explained in detail, and compared with other transformer-less, active-decoupling topologies. A 3 kVA, 100 kHz single-phase hardware prototype at 400 V dc nominal input and 240 V ac output has been developed using SiC MOSFETs with only 45 μF/1100 V dc-link capacitance. The proposed doubly-grounded topology is then extended for split-phase PV inverter application which results in significant reduction in both the peak and RMS values of the boost stage inductor current and allows for easy design of zero voltage transition. A topological enhancement involving T-type dc-ac stage is also developed which takes advantage of the three-level switching states with reduced voltage stress on the main switches, lower switching loss and almost halved inductor current ripple. In addition, this thesis also proposed two new schemes to improve the efficiency of conventional H-bridge inverter topology. The first scheme is to add an auxiliary zero-voltage-transition (ZVT) circuit to realize zero-voltage-switching (ZVS) for all the main switches and inherent zero-current-switching (ZCS) for the auxiliary switches. The advantages include the provision to implement zero state modulation schemes to decrease the inductor current THD, naturally adaptive auxiliary inductor current and elimination of need for large balancing capacitors. The second proposed scheme improves the system efficiency while still meeting a given THD requirement by implementing variable instantaneous switching frequency within a line frequency cycle. This scheme aims at minimizing the combined switching loss and inductor core loss by including different characteristics of the losses relative to the instantaneous switching frequency in the optimization process. / Dissertation/Thesis / Doctoral Dissertation Electrical Engineering 2017

Les architectures des dispositifs Silicium-Sur-Isolant (SOI) représentent des alternatives attractives par rapport à celles en Si massif grâce à l’amélioration des performances des transistors et des circuits. Dans ce contexte, les plaquettes SOI doivent être d’excellente qualité.Dans cette thèse nous développons des nouveaux outils de caractérisation électrique et des modèles pour des substrats SOI avancés. La caractérisation classique pseudo-MOSFET (-MOSFET) pour le SOI a été revisitée et étendue pour des mesures à basses températures. Les variantes enrichies de -MOSFET, proposées et validées sur des nombreuses géométries, concernent des mesures split C-V et des mesures bruit basse fréquence. A partir des courbes split C-V, une méthode d'extraction de la mobilité effective a été validée. Un modèle expliquant les variations de la capacité avec la fréquence s’accorde bien avec les résultats expérimentaux. Le -MOSFET a été aussi étendu pour les films SOI fortement dopés et un modèle pour l'extraction des paramètres a été élaboré. En outre, nous avons prouvé la possibilité de caractériser des nanofils de SiGe empilés dans des architectures 3D, en utilisant le concept -MOSFET. Finalement, le SOI ultra-mince dans la configuration -MOSFET s'est avéré intéressant pour la détection des nanoparticules d'or. / Silicon-On-Insulator (SOI) device architectures represent attractive alternatives to bulk ones thanks to the improvement of transistors and circuits performances. In this context, the SOI starting material should be of prime quality.In this thesis, we develop novel electrical characterization tools and models for advanced SOI substrates. The classical pseudo-MOSFET (-MOSFET) characterization for SOI was revisited and extended to low temperatures. Enriched variants of -MOSFET, proposed and demonstrated on numerous geometries, concern split C-V and low-frequency noise measurements. Based on split C-V, an extraction method for the effective mobility was validated. A model explaining the capacitance variations with the frequency shows good agreement with the experimental results. The -MOSFET was also extended to highly doped SOI films and a model for parameter extraction was derived. Furthermore, we proved the possibility to characterize SiGe nanowire 3D stacks using the -MOSFET concept. Finally thin film -MOSFET proved to be an interesting, technology-light detector for gold nanoparticles.